对比文件名称：发明专利_JP2013246862A Semiconductor storage device
目标专利名称：117自适应负位线写入辅助
本次调用的模型名称：基于说明书的深度分析模型
## 特征比对表格 ##
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：其包括：位线对《直接公开》 | [0006] “...ビット線と...”；[0012] “...ビット線対ＢＬ，ＢＬＢに接続される。” | 对比文件明确公开了SRAM存储器单元连接到位线对（BL, BLB），这与目标专利中用于存取存储器单元的真实位线和补充位线对（135, 140）作用相同，都是用于数据的读取和写入。因此，本领域技术人员能够毫无疑义地得出该技术特征。 |
| 技术特征B：写入辅助电路，包含：电容器，具有耦合到负位线升压端子的第一端子以用于将负位线升压提供到所述位线对中的放电位线《隐含公开》 | [0006] “...ビット線負電位回路と...”；[0017] “ビット線負電位回路１７は，負電位を生成する回路であり...ビット線ＢＬ，ＢＬＢのロウ電位を負電位とし...”；[0017] “...ビット線容量補償キャパシタＣｂｓｔおよび周辺容量補償キャパシタＣａｄｄが設けられている。” | 对比文件公开了“位线负电位电路17”，其功能是在写入操作时将位线电位设定为负电位（即负位线升压），并且该电路包含电容器（Cbst, Cadd）。虽然对比文件没有明确指出“负位线升压端子”这一具体节点，但其“位线负电位电路17”必然包含将负电位提供到位线的耦合节点或端子。本领域技术人员能够理解，为了将负电位提供到位线，负电位电路（包含电容器）需要耦合到该位线。因此，可以合理推断出对比文件的负电位电路包含一个具有耦合到负电位施加点的端子的电容器，用于提供负升压到放电位线。 |
| 技术特征C：第一反相器，具有耦合到所述电容器的第二端子的输出，所述反相器具有接地端子《未公开》 | [0017] “...インバータＶ３、Ｖ４...” | 对比文件虽然提到了反相器V3、V4作为位线负电位电路的一部分，但说明书并未具体描述这些反相器与电容器的连接关系，特别是没有公开反相器的输出耦合到电容器的第二端子且该反相器具有接地端子的具体电路结构。目标专利中的该反相器（图1的120）用于驱动电容器的阳极以起始负升压，是特定控制电路的一部分。对比文件没有给出相应的具体结构。 |
| 技术特征D：开关，耦合于所述接地端子与接地之间，所述开关被配置成响应于升压跟踪信号的确证而断开以使得所述电容器的所述第二端子浮置以终止所述放电位线的所述负位线升压《未公开》 | [0018] “切替回路１９は、ビット線ＢＬをビット線負電位回路１７に接続するか、ビット線ＢＬを接地電位とするかを切り替える回路である。” | 对比文件公开了切换电路19，用于将位线连接到负电位电路或接地电位。然而，该开关并非耦合在反相器的接地端子与地之间，其作用是通过直接切换位线的连接来施加或移除负电位，而非通过使电容器端子浮置来终止负升压。目标专利中，开关（M2）断开使电容器第二端子浮置，是控制负升压终止的核心机制。对比文件没有公开这种通过使电容器端子浮置来终止升压的开关结构，也没有“升压跟踪信号”的概念。 |
| 技术特征E：多个虚设存储器单元，并联耦合于一对虚设位线之间，所述多个虚设存储器单元被配置成电模型化对通过一对存取晶体管耦合到所述位线对的存储器单元的写入操作《隐含公开》 | [0012] “参照メモリセルアレイ１３は、複数の参照メモリセル１４を有する。参照メモリセル１４は、ＳＲＡＭメモリセルと同一の構造を有する。参照メモリセル１４は、ダミービット線対ＤＢＬ、ＤＢＬＢに接続される。” | 对比文件公开了“参照内存单元阵列13”包含多个“参照内存单元14”，它们具有与SRAM内存单元相同的结构，并连接到“虚设位线对（DBL， DBLB）”。这些参照单元用于检测写入操作期间位线电位的变化（见下文检测电路22的描述），这实质上是对主存储器单元写入操作的一种电学模拟或监控。虽然其传输晶体管栅极接地，使其工作模式与目标专利的虚设单元不完全相同，但其结构相同且连接在虚设位线之间，用于监控写入相关的效应。本领域技术人员可以合理推断，使用与主单元结构相同的“参照单元”或“虚设单元”来模拟或监控写入操作是已知技术手段。因此，对比文件隐含公开了该技术特征。 |
| 技术特征F：以及写入检测电路，被配置成响应于对所述多个虚设存储器单元的所述模型化写入操作的完成而确证所述升压跟踪信号《未公开》 | [0021] “検知回路２２は、参照メモリセル１４に接続されたビット線ＢＬの電位が規定値を下回ったことを検知する機能を有する。...ビット線負電位回路１７に開始信号を出力する。” | 对比文件公开了检测电路22，其功能是检测参照内存单元连接的位线电位下降到规定值以下时，向位线负电位电路17输出“开始信号”。该信号用于“起始”负电位施加，而非如目标专利的“升压跟踪信号”那样用于“终止”负位线升压。此外，该电路的触发条件是电位下降，而非目标专利中明确的“模型化写入操作的完成”这一概念。两者的目的和作用均不相同。 |
| 技术特征G：其进一步包括：字线，被配置成针对所述存取晶体管中的每一个而驱动栅极《直接公开》 | [0012] “ＳＲＡＭメモリセル１２は、...伝送トランジスタＦ１，Ｆ２を有する。...伝送トランジスタＦ１...ゲートはワード線ＷＬに接続される。” | 对比文件明确公开了字线WL，其连接到传输晶体管（即存取晶体管）F1、F2的栅极，用于在读写操作时选择存储单元。这与目标专利中字线驱动存取晶体管栅极的作用完全相同。 |
| 技术特征H：一对虚设位线，被配置成电模型化一对位线《直接公开》 | [0012] “参照メモリセル１４は、ダミービット線対ＤＢＬ、ＤＢＬＢに接続される。” | 对比文件明确公开了“虚设位线对DBL、DBLB”，其连接参照内存单元。这些虚设位线用于承载参照单元的读写信号，其作用是与主位线对类似，用于模型化或监控位线行为。因此，被直接公开。 |
| 技术特征I：以及虚设字线，被配置成电模型化所述存储器字线的字线出现时间，其中所述多个虚设存储器单元包含一对虚设存取晶体管，所述存取晶体管被配置成使其栅极由所述虚设字线驱动以耦合到所述虚设存储器单元从而耦合到所述一对虚设位线《未公开》 | [0012] “参照メモリセル１４のうち、伝送トランジスタＦ１、Ｆ２のゲートは接地電位に接続される点で、参照メモリセル１４はＳＲＡＭメモリセル１２と相違する。” | 对比文件明确指出，参照内存单元14的传输晶体管（即存取晶体管）F1、F2的栅极连接到接地电位，而不是由任何字线或虚设字线驱动。这意味着参照单元并非通过虚设字线来控制其存取，以模拟字线开启时间。因此，对比文件没有公开“虚设字线”以及由虚设字线驱动虚设存取晶体管的结构。 |
| 技术特征J：其中所述虚设存储器单元包含一对交叉耦合的反相器，且其中所述交叉耦合的反相器中的一个被配置成驱动虚设存储器单元输出信号《隐含公开》 | [0012] “ＳＲＡＭメモリセル１２は、...第１ＣＭＯＳインバータと...第２ＣＭＯＳインバータを有する。”；[0012] “参照メモリセル１４は、ＳＲＡＭメモリセルと同一の構造を有する。” | 对比文件明确描述了SRAM存储单元12包含由驱动晶体管和负载晶体管组成的两个CMOS反相器，形成交叉耦合结构（标准6T SRAM单元）。同时，说明书指出参照内存单元14具有与SRAM存储单元相同的结构。因此，可以推断参照内存单元14也必然包含一对交叉耦合的反相器。至于“被配置成驱动虚设存储器单元输出信号”，虽然对比文件没有明确说明参照单元驱动一个专用的输出信号，但其内部节点（如节点n或nb）的状态变化会通过连接的位线被检测电路感知，这实质上起到了输出信号的作用。本领域技术人员能够合理推断，具有相同结构的参照单元必然包含交叉耦合的反相器，并且其状态变化可以作为一种输出。 |
| 技术特征K：并且其中写入检测信号被配置成响应于所述虚设存储器单元输出信号的二进制转变而确证所述升压跟踪信号《未公开》 | 无对应内容 | 如特征F所述，对比文件的检测电路22响应于位线电位下降，而非虚设存储器单元内部节点（即交叉耦合反相器输出）的二进制转变。目标专利的“升压跟踪信号”及其响应于二进制转变的确证机制在对比文件中没有对应。 |
| 技术特征L：其中所述写入检测电路包含被配置成输出所述虚设存储器单元输出信号的延迟版本和补充虚设存储器单元输出信号的延迟版本的反相器的串联链《未公开》 | [0030] “遅延回路２３は、例えば複数のインバータを直列に接続した回路である。” | 对比文件公开了延迟电路23包含串联的多个反相器，用于延迟来自检测电路22的“开始信号”。然而，该延迟电路并非用于处理虚设存储器单元的输出信号，其输入是检测电路的输出，其输出用于控制切换电路19。目标专利中的反相器链是专门用于延迟虚设单元输出信号q及其补码qb，以产生用于写入检测电路内部逻辑的延迟信号。两者的结构、输入信号和功能目的均不同。 |
| 技术特征M：其中所述写入检测电路包含被配置成响应于所述虚设存储器单元输出信号的确证而接通的第一反相器和被配置成响应于补充虚设存储器输出信号的确证而断开的第二反相器《未公开》 | 无对应内容 | 对比文件的检测电路22或延迟电路23中均未公开由虚设单元输出信号及其补码控制的反相器对结构。目标专利中该特定电路结构用于生成检测脉冲。 |
| 技术特征N：其中所述写入检测电路包含被配置成锁存所述升压跟踪信号的锁存器《未公开》 | 无对应内容 | 对比文件中没有公开任何用于锁存与负位线升压终止相关的信号的锁存器电路。 |
| 技术特征O：其中所述写入检测电路被配置成响应于字线复位信号的确证而将所述升压跟踪信号充电到电源电压《未公开》 | 无对应内容 | 对比文件没有“字线复位信号”，也没有将任何类似升压跟踪信号的信号充电到电源电压的相关操作描述。 |
| 技术特征P：其中所述锁存器包含具有耦合到开关的锁存器接地端子的反相器，所述开关被配置成响应于字线复位信号的确证而将所述锁存器接地端子耦合到接地《未公开》 | 无对应内容 | 对比文件未公开此特定锁存器结构。 |
| 技术特征Q：其中所述升压跟踪信号为低态有效信号，且其中写入检测信号被配置成在其确证期间使所述升压跟踪信号接地《未公开》 | 无对应内容 | 对比文件不存在“升压跟踪信号”，其检测电路22输出的“开始信号”的电平特性及作用未明确描述为低态有效并使某个信号接地。 |
| 技术特征R：其包括：在对通过一对位线存取的存储器单元的写入操作期间，将所述位线中的放电位线耦合到充电电容器的第一端子，同时所述充电电容器的第二端子耦合到接地以开始所述放电位线的负位线升压操作《隐含公开》 | [0006] “...ビット線負電位回路と...ビット線の電位を負電位に設定する”；[0024] “...ビット線ＢＬを負電位に充電し...”；[0017] “...ビット線容量補償キャパシタＣｂｓｔ...” | 对比文件公开了在写入操作期间，使用位线负电位电路（包含电容器）将位线电位设定为负电位（即负位线升压）。虽然未明确描述“将放电位线耦合到充电电容器的第一端子，同时第二端子接地”这一具体动作序列，但本领域技术人员能够理解，为了利用电容器产生负升压，必然存在一个对电容器充电或使其一端接地的过程。对比文件图6及相关描述暗示了电容器的使用和负电位的生成，因此可以合理推断出包含“将放电位线耦合到电容器，并通过接地等方式操作电容器以开始负升压”这一基本操作。 |
| 技术特征S：响应于对所述存储器单元的所述写入操作的起始，确定对至少一个虚设存储器单元的写入操作何时完成《隐含公开》 | [0021] “検知回路２２は、参照メモリセル１４に接続されたビット線ＢＬの電位が規定値を下回ったことを検知する...” | 对比文件的检测电路22监测连接参照内存单元（虚设单元）的位线电位。当写入操作开始时，位线电位会发生变化（例如下降）。检测电路22检测到电位低于规定值，这一时刻可以视为对参照单元状态改变（或模拟写入效应）的“完成”检测。虽然目标专利是检测“写入操作完成”，而对比文件是检测“电位下降到规定值”，但两者都是在写入操作开始后，基于虚设/参照单元的状态变化来确定一个关键时间点。因此，可以认为对比文件隐含公开了“响应于写入操作起始，确定虚设单元相关操作何时完成（以电位变化为标志）”这一概念。 |
| 技术特征T：以及响应于对所述至少一个虚设存储器单元的所述写入操作完成的所述确定而使所述第二端子浮置以终止所述负位线升压操作，其中所述确定所述写入操作何时完成使用并联耦合于一对虚设位线之间的多个虚设存储器单元《未公开》 | [0024] “...切替回路１９に基づいて、ビット線ＢＬを接地電位ＶＳＳに接続する。” | 对比文件在检测到参照单元位线电位下降后，是通过切换电路19将位线连接到接地电位（VSS）来终止负电位施加，如[0024]所述在时间t3将BL连接到VSS。这完全不同于目标专利中通过“使电容器第二端子浮置”来终止负位线升压的机制。对比文件没有公开任何使电容器端子浮置的操作。此外，其“确定”是基于单个参照单元的位线电位检测，而非明确使用“并联耦合的多个虚设存储器单元”来完成确定（尽管参照单元阵列可能有多个单元，但检测电路22检测的是单个或总体效应，而非利用多个单元并联来模型化写入操作完成）。 |
| 技术特征U：其中使所述电容器的所述第二端子浮置包括对于耦合到所述电容器的所述第二端子的反相器而使接地端子与接地分离《未公开》 | 无对应内容 | 对比文件未公开任何通过断开反相器的接地端子来使电容器端子浮置的具体电路结构或方法。 |
| 技术特征V：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含使用虚设字线模型化字线出现周期《未公开》 | 无对应内容 | 如特征I所述，对比文件没有虚设字线。参照内存单元的存取晶体管栅极接地，因此无法用于模型化字线出现时间或周期。 |
| 技术特征W：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包含加载所述一对虚设位线以匹配所述一对位线的电容负载《隐含公开》 | [0017] “モニタ回路３０...ダミー容量Ｃｄが設けられている。なお、ダミー容量Ｃｄの値は、例えば、ビット線ＢＬ、ＢＬＢの１対分の容量値に設定することができる。” | 对比文件公开了监测电路30中包含“虚设电容Cd”，并且可以将其电容值设置为与位线对（BL， BLB）的电容值相同。这实质上是通过添加电容（Cd）来使监测电路（与虚设位线相关部分）的负载匹配实际位线对的电容负载，以确保检测的准确性。虽然目标专利使用“虚设负载单元”，而对比文件使用“虚设电容”，但目的都是通过附加元件匹配位线电容，以更准确地模拟/监测写入操作。因此，本领域技术人员能够合理推断出利用负载匹配来确定操作完成时间的概念。 |
| 技术特征X：其中确定对所述至少一个虚设存储器单元的所述写入操作何时完成包括检测来自至少一个虚设存储器单元的虚设存储器输出信号的二进制转变《未公开》 | [0021] “検知回路２２は、参照メモリセル１４に接続されたビット線ＢＬの電位が規定値を下回ったことを検知する” | 对比文件检测的是“位线BL的电位”下降到规定值以下，这是一种模拟电压电平的检测。而目标专利检测的是“虚设存储器单元输出信号的二进制转变”，即数字信号的跳变。两者检测的信号类型和性质不同。对比文件没有公开检测交叉耦合反相器输出节点的二进制数字信号转变。 |
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