对比文件名称：2003-09-23_发明授权_US06624999B1 Electrostatic discharge protection using inductors
目标专利名称：164用于放大器的装置和方法CN107258054B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《未公开》**<br>包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号。 | 说明书第3段：“In the example in FIG. 1, each transistor 25-1, 25-2 is an N-channel Metal Oxide Semiconductor (NMOS) transistor. Those skilled in the art will appreciate that other type of transistors may be used instead including, but not limited to, PMOS, JFET, bipolar and MESFETS transistors.” | **论述**：对比文件公开的电路（如图1所示）中的晶体管25-1、25-2被明确记载为NMOS晶体管，它们被配置在差分功率放大器中，分别产生负的和正的放大器输出（negative and positive amplifier output 27, 29）。虽然对比文件在列举可替代的晶体管类型时提到了PMOS，但这仅是一种宽泛的可能性说明，并未具体公开任何一个晶体管被实施为PMOS晶体管，更未公开一个“被配置为放大输入信号并且生成所述放大器的输出信号”的PMOS晶体管。因此，本领域技术人员不能毫无疑义地、也不能通过合理推理从对比文件中得出该技术特征。 |
| **技术特征B《未公开》**<br>退化电感器，被配置为减小所述放大器的增益。 | 说明书第4段：“The inductance value of each inductor 70, 75 is selected to provide a high impedance at the operating frequency of the circuit 20... Because the 664 ohm load 110 of inductor 70 is much higher than the 50 ohm load 110 coupled to the negative amplifier output 27, the inductor 70 effectively acts as an open circuit and, therefore, does not appreciably attenuate the negative amplifier output 27.” | **论述**：对比文件公开了电感器70、75，但其作用是在电路20的工作频率（如2.4 GHz）下呈现高阻抗，从而有效地充当开路，以隔离ESD钳位电路40的电容性负载，防止其在高频下使放大器性能退化（参见图2及相应描述）。其目的并非“减小所述放大器的增益”，而是防止外部ESD保护电路的寄生电容影响高频性能。虽然高阻抗可能客观上导致信号衰减，但对比文件明确强调其作用是“does not appreciably attenuate”（不明显衰减），即旨在最小化影响，而非有意利用电感来减小增益。这与目标专利中明确使用退化电感器来“减小所述放大器的增益”或“减小CMOS放大器对晶体管绝对增益的依赖性”（见说明书[0023]段）的作用完全不同。因此，该特征未被公开。 |
| **技术特征C《未公开》**<br>第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差。 | 说明书第2段：“Each of the ESD circuits 35-1, 35-2 provides ESD protection at the respective amplifier output 27, 29 by performing a hard turn on of the respective transistor 25-1, 25-2 when an ESD event occurs.”<br>说明书第3段：“The ESD clamp circuit 40 is coupled between a Vcc power supply line 12 and ground 15.” | **论述**：对比文件公开了ESD电路35-1、35-2以及ESD钳位电路40。ESD电路35-1、35-2连接在放大器输出27、29与PA控制电路30-1、30-2之间，用于在ESD事件发生时硬开启相应晶体管以提供到地的放电路径。ESD钳位电路40连接在Vcc电源线12与地15之间，用于钳位电源线上的电压。然而，对比文件并未公开一个被配置为“限制所述放大器的输入端子与供电电压之间电压差”的“第一保护二极管”。目标专利中的该二极管（如保护二极管320）直接耦合在PMOS晶体管的栅极（即放大器输入）和源极（连接到供电电压）之间，用于限制此特定路径的电压差以保护栅/源结。对比文件中没有这样的结构或功能描述。因此，该特征未被公开。 |
| **技术特征D《隐含公开》**<br>一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差。 | 说明书第3段：“The ESD clamp circuit 40 provides protection for an ESD event on the Vcc power line 12 by clamping the voltage of the Vcc power line 12 to a predetermined voltage level. When the voltage at the Vcc power line 12 rises to the predetermined voltage level during an ESD event, the ESD clamp circuit 40 provides a current path from the Vcc power line 12 to ground 15, which sinks the high current resulting from the ESD event. The ESD clamp circuit 40 may, e.g., be implemented using gate grounded NMOS transistors, diode circuits, zener diodes, low voltage trigger silicon controlled rectifiers (LVTSCRs), or a combination of any of these devices.” | **论述**：对比文件明确公开了ESD钳位电路（ESD clamp circuit）40连接在Vcc电源线12和地15之间，其作用是在ESD事件期间，当Vcc电源线上的电压上升到预定电压水平时，将电压钳位至该预定水平，并提供从电源线到地的电流路径以泄放ESD电流。这实质上就是在“供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差”（对应于特征E）。虽然对比文件未明确将ESD钳位电路40称为“主保护二极管”，但其列举的实现方式包括“二极管电路”（diode circuits）。本领域技术人员知晓，用于电源轨之间电压钳位的ESD保护电路常采用由二极管构成的电路（如二极管串）来实现。因此，本领域技术人员在阅读对比文件后，完全有可能合理推断出可以使用一个由二极管（即“一个或多个主保护二极管”）构成的电路来实现所述ESD钳位电路40的功能，即在地面与供电电压之间的电压差超过阈值时限制该电压差。因此，该技术特征被对比文件隐含公开。 |
| **技术特征E《直接公开》**<br>以及钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差。 | 同上（说明书第3段）。 | **论述**：对比文件直接且明确地公开了“ESD clamp circuit 40”，其耦合在Vcc电源线12（供电电压）与地15（地面）之间，并被配置为：当Vcc电源线上的电压在ESD事件期间上升到预定电压水平（即超过第二阈值电压）时，将该电压钳位至预定水平并提供到地的电流路径。这完全符合特征E中“钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差”的技术方案。因此，该技术特征被对比文件直接公开。 |
| **技术特征F《未公开》**<br>其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差。 | （无对应内容） | **论述**：该特征是对特征C中“第一保护二极管”的进一步限定，明确其用于限制PMOS晶体管栅极与源极之间的电压差。如特征C所述，对比文件中不存在这样的“第一保护二极管”，因此其进一步限定的功能自然也未被公开。 |
| **技术特征G《未公开》**<br>其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间。 | （无对应内容） | **论述**：该特征限定了第一保护二极管的具体连接关系。对比文件中既未公开PMOS晶体管，也未公开耦合在其源极与栅极之间的保护二极管。因此，该特征未被公开。 |
| **技术特征H《未公开》**<br>其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结。 | （无对应内容） | **论述**：该特征限定了第一保护二极管的目的在于保护PMOS晶体管的栅/源结。对比文件未公开任何针对PMOS晶体管栅/源结的保护结构。因此，该特征未被公开。 |
| **技术特征I《未公开》**<br>进一步包括：电阻器，与所述第一保护二极管串联耦合。 | （无对应内容） | **论述**：该特征涉及与第一保护二极管串联的电阻器。由于对比文件中不存在特征C所定义的第一保护二极管，因此与之串联的电阻器这一附加特征也未被公开。 |
| **技术特征J《未公开》**<br>其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间。 | 说明书第4段：“Inductor 70 is coupled between bond pads 61 and 63, and thus, between the Vcc power line 12 and the negative amplifier output 27 of the circuit 20.” | **论述**：该特征限定了退化电感器耦合在PMOS晶体管的源极端子与供电电压之间。首先，对比文件未公开PMOS晶体管。其次，对比文件中的电感器70是耦合在Vcc电源线12（供电电压）与放大器的负输出端27之间，而非任何晶体管的源极与供电电压之间。在对比文件公开的差分放大器配置中，NMOS晶体管25-1的源极是连接到地的（通过未明确示出的路径，但这是NMOS共源放大器的常规连接）。因此，电感器70的连接位置与特征J所限定的连接关系完全不同。该特征未被公开。 |
| **技术特征K《未公开》**<br>进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差。 | （无对应内容） | **论述**：对比文件没有公开任何被配置为“限制放大器的输入端子与放大器的输出端子之间电压差”的第二保护二极管。对比文件中的ESD电路35-1、35-2连接在放大器输出与控制电路之间，用于在ESD事件时硬开启晶体管提供到地路径，其并非直接连接在放大器输入与输出之间以限制两者电压差。因此，该特征未被公开。 |
| **技术特征L《未公开》**<br>其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差。 | （无对应内容） | **论述**：该特征是对特征K中“第二保护二极管”的进一步限定。由于特征K未被公开，且对比文件未公开PMOS晶体管，因此该进一步限定的特征也未被公开。 |
| **技术特征M《未公开》**<br>其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间。 | （无对应内容） | **论述**：该特征限定了第二保护二极管的具体连接关系。对比文件中不存在这样的连接关系，也未被隐含。因此，该特征未被公开。 |
| **技术特征N《未公开》**<br>进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器。 | 说明书第2段：“In the example in FIG. 1, each transistor 25-1, 25-2 is an N-channel Metal Oxide Semiconductor (NMOS) transistor.” | **论述**：对比文件确实公开了电路20中包含NMOS晶体管（25-1, 25-2），并且它们被配置为生成放大器的输出（negative and positive amplifier output 27, 29）。然而，特征N明确限定了“所述放大器是CMOS放大器”。CMOS（互补金属氧化物半导体）放大器通常指由互补的PMOS和NMOS晶体管共同构成的放大器电路（如目标专利图3中的P1和N1）。对比文件公开的放大器仅使用了NMOS晶体管，未公开任何PMOS晶体管与之构成互补对，因此其公开的放大器是NMOS放大器，而非CMOS放大器。虽然对比文件提到其他类型晶体管（包括PMOS）可能被使用，但这并未具体公开一个由PMOS和NMOS共同构成的CMOS放大器。因此，特征N作为一个整体（包含CMOS放大器这一限定）未被公开。 |
| **技术特征O《未公开》**<br>进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差。 | （无对应内容） | **论述**：该特征要求一个第三保护二极管，用于限制放大器输入端与NMOS晶体管源极之间的电压差。对比文件未公开任何这样的保护二极管。在对比文件的电路中，NMOS晶体管的源极通常接地（或通过退化元件接地），但没有任何保护二极管直接连接在放大器输入端（假设为栅极）与该源极之间以实现电压差限制。因此，该特征未被公开。 |
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