对比文件名称：2012-07-03_发明授权_US08213142B2 Amplifier with improved ESD protection circuitry
目标专利名称：用于放大器的装置和方法 CN107258054B
模型名称：DeepSeek最新版模型
## 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号<br>**未公开** | 对比文件全文，特别是涉及放大器核心晶体管的部分，例如[0020]段：“an N-channel metal oxide semiconductor (NMOS) transistor 210 has its gate coupled to a pad 250, its source coupled to one end of an inductor 212, and its drain coupled to a load circuit 214. ... NMOS transistor 210 provides amplification for an input signal, Vin, received via pad 250.” 以及[0057]段：“FIGS. 4A, 4B and 5 show exemplary designs of an amplifier using an NMOS transistor. An amplifier may also be implemented using a P-channel MOS (PMOS) transistor or other types of transistor.” | 对比文件公开的放大器核心是NMOS晶体管（如210、410），而非PMOS晶体管。虽然[0057]段提及放大器也可用PMOS晶体管实现，但这是对替代方案的一般性说明，并未具体公开一个被配置为放大信号并生成输出的PMOS晶体管实施例。因此，对比文件未公开“PMOS晶体管，被配置为放大输入信号并且生成所述放大器的输出信号”这一具体技术特征。 |
| **技术特征B**：退化电感器，被配置为减小所述放大器的增益<br>**隐含公开** | [0020]段：“Inductor 212 provides source degeneration for NMOS transistor 210, which may improve the linearity of amplifier 200. Inductor 212 may also provide an impedance match looking into the gate of NMOS transistor 210.” | 对比文件明确公开了电感器（212, 412）提供源极退化(source degeneration)。源极退化技术是本领域公知的用于提高线性度并降低放大器增益（使其更可预测、更稳定）的技术手段。本领域技术人员可以毫无疑义地理解，为放大器提供源极退化的电感器，其作用和效果之一就是减小放大器的增益。因此，该特征被对比文件隐含公开。 |
| **技术特征C**：第一保护二极管，被配置为限制所述放大器的输入端子与供电电压之间的电压差<br>**未公开** | [0039]、[0040]段描述了钳位电路420：“clamp circuit 420 includes N diodes 424a through 424n coupled in series... The first diode 424a has its anode coupled to the gate of NMOS transistor 410, and the last diode 424n has its cathode coupled to the source of NMOS transistor 410.” 以及[0045]段：“As shown in FIG. 4A, the input voltage is equal to the Vgs voltage of NMOS transistor 410 plus the voltage drop across inductor 412.” | 对比文件公开的二极管424a-424n串联连接在NMOS晶体管(410)的栅极和源极之间，用于在ESD事件时限制栅源电压(Vgs)。目标专利的“第一保护二极管”（如320）连接在PMOS晶体管(P1)的栅极和源极之间，其作用被描述为“限制所述放大器的输入端子与供电电压之间的电压差”。对比文件中的二极管连接位置（NMOS栅-源）和作用（限制Vgs）均与目标专利“第一保护二极管”的连接位置（PMOS栅-源）和特定作用描述（限制输入与Vdd之差）不同。因此，该特征未被公开。 |
| **技术特征D**：一个或多个主保护二极管，被配置为在地面与所述供电电压之间的电压差超过第一阈值电压时限制地面与所述供电电压之间的所述电压差<br>**隐含公开** | [0021]段：“The ESD protection circuitry for amplifier 200 includes diodes 230 and 232 and a transient protection circuit 240.” 以及“During normal operation... When a large positive ESD current pulse is applied to pad 250... The large ESD current pulse forward biases diode 230, which steers the current into transient protection circuit 240 and pulls up Vdd. When Vdd is pulled sufficiently high, the output of inverter 244 transitions to logic high and turns on NMOS transistor 242. NMOS transistor 242 ... provides a conducting path for the current from the large positive ESD current pulse. Conversely, when a large negative ESD current pulse is applied to pad 250, diode 232 is turned on and provides a conducting path...” | 对比文件公开了由二极管230、232和瞬态保护电路240（含NMOS晶体管242）组成的ESD保护电路。当正的ESD脉冲施加于pad 250时，二极管230导通，电流流入瞬态保护电路240并拉高Vdd，进而触发NMOS晶体管242导通，在Vdd和Vss（地）之间形成放电路径。当负的ESD脉冲施加时，二极管232导通，在pad 250和Vss之间形成路径。这些元件的组合作用，实质上就是在Vdd和Vss（地）之间出现过高电压差（由ESD事件引起）时，提供电流泄放路径，从而限制该电压差。因此，该技术特征被隐含公开。 |
| **技术特征E**：以及钳位电路，被配置为在所述供电电压与地面之间的电压差超过第二阈值电压时限制所述供电电压与地面之间的所述电压差。<br>**直接公开** | [0021]段：“Transient protection circuit 240 includes an NMOS transistor 242 having its source coupled to Vss and its drain coupled to Vdd... When Vdd is pulled sufficiently high, the output of inverter 244 transitions to logic high and turns on NMOS transistor 242. NMOS transistor 242 ... provides a conducting path for the current...” | 对比文件明确公开了“transient protection circuit 240”（瞬态保护电路），其包含NMOS晶体管242连接在Vdd和Vss之间，并配置有电阻246、电容248和反相器244构成的触发电路。当Vdd被拉高（即Vdd与Vss之间电压差超过由触发电路设定的阈值）时，NMOS晶体管242导通，在Vdd和Vss（地）之间形成低阻通路，从而限制两者之间的电压差。这完全符合“钳位电路”的定义和功能。因此，该技术特征被对比文件直接公开。 |
| **技术特征F**：其中所述第一保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与源极端子之间的电压差。<br>**未公开** | 同特征C引用。对比文件公开的二极管424a-424n是用于限制NMOS晶体管410的栅源电压(Vgs)。 | 目标专利该特征限定了“第一保护二极管”用于限制PMOS晶体管的栅源电压差。对比文件仅公开了用于NMOS晶体管的类似钳位二极管，未提及或公开任何用于PMOS晶体管的、连接在其栅极和源极之间以限制栅源电压差的保护二极管。因此，该特征未被公开。 |
| **技术特征G**：其中所述第一保护二极管耦合在所述PMOS晶体管的源极端子与所述PMOS晶体管的栅极端子之间。<br>**未公开** | 同特征C引用。 | 该特征限定了第一保护二极管的具体连接关系。对比文件中二极管424a-424n串联连接在NMOS晶体管410的栅极和源极之间，而非PMOS晶体管。因此，该具体的连接关系未被公开。 |
| **技术特征H**：其中所述第一保护二极管进一步被配置为保护所述PMOS晶体管的栅/源结。<br>**未公开** | 对比文件[0024]段讨论了CDM测试中NMOS晶体管210的栅氧化层（gate oxide）破裂问题，以及[0046]段提到钳位电路420可以避免NMOS晶体管410的栅氧化层破裂。全文未提及PMOS晶体管或其栅/源结的保护。 | 目标专利说明书[0028]段明确说明保护二极管320用于“保护晶体管P1的栅/源结”。对比文件的整个发明构思都围绕保护NMOS晶体管（特别是其薄栅氧化层）免受ESD损坏，并未涉及PMOS晶体管的栅/源结保护。因此，该特征未被公开。 |
| **技术特征I**：进一步包括：电阻器，与所述第一保护二极管串联耦合。<br>**未公开** | 对比文件全文，未提及在栅源钳位二极管（如424a-424n）上串联电阻器。 | 目标专利图4和说明书[0033]段公开了电阻器402与保护二极管320串联。对比文件的ESD保护方案中，栅源之间的钳位电路（420，422）仅由二极管构成，没有公开与这些二极管串联的电阻器。因此，该特征未被公开。 |
| **技术特征J**：其中所述退化电感器耦合在所述PMOS晶体管的源极端子与所述供电电压之间。<br>**未公开** | [0020]段：“inductor 212... its source coupled to one end of an inductor 212... The other end of inductor 212 is coupled to a lower supply voltage, Vss”。[0038]段：“inductor 412... its source coupled to a source degeneration inductor 412... The other end of inductor 412 is coupled to Vss”。 | 对比文件中的退化电感器（212, 412）均连接在NMOS晶体管的源极和低电源电压Vss（通常为地）之间。目标专利的特征J限定了退化电感器耦合在**PMOS晶体管的源极端子与供电电压（VDD）之间**，这是完全不同的连接位置和极性（PMOS源极接VDD via电感，NMOS源极接Vss via电感）。因此，该特征未被公开。 |
| **技术特征K**：进一步包括：第二保护二极管，被配置为限制所述放大器的所述输入端子与所述放大器的输出端子之间的电压差。<br>**未公开** | 对比文件全文，未公开连接在放大器输入端子（pad）和输出端子（负载电路端）之间的保护二极管。 | 目标专利的“第二保护二极管”（如321-323）连接在输入端子340和输出端子341之间，用于限制两者电压差。对比文件的保护电路主要包含输入pad到电源/地的二极管（230,232,430,432）以及栅源之间的钳位二极管（424系列），并未公开在放大器输入和输出端子之间设置保护二极管。因此，该特征未被公开。 |
| **技术特征L**：其中所述第二保护二极管进一步被配置为限制所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间的电压差。<br>**未公开** | 同特征K。 | 该特征限定了第二保护二极管的另一作用。由于对比文件未公开相应的“第二保护二极管”，自然也未公开其用于限制PMOS晶体管栅漏电压差的功能。 |
| **技术特征M**：其中所述第二保护二极管耦合在所述PMOS晶体管的栅极端子与所述PMOS晶体管的漏极端子之间。<br>**未公开** | 同特征K。 | 该特征限定了第二保护二极管的具体连接关系。对比文件未公开这样的连接结构。 |
| **技术特征N**：进一步包括：NMOS晶体管，被配置为基于所述输入信号生成所述放大器的所述输出信号，其中所述放大器是CMOS放大器。<br>**未公开** | 对比文件公开的放大器（200,400,402,500）核心均为单一的NMOS晶体管（210,410,510a/b）。[0059]段描述：“The transistor may be an NMOS transistor, a PMOS transistor, or some other type of transistor.” 但未将NMOS和PMOS组合形成CMOS放大器。 | 目标专利的放大器是CMOS放大器，明确包含互补的PMOS和NMOS晶体管（P1和N1）共同生成输出信号。对比文件仅公开了使用单个NMOS（或PMOS）的放大器结构，虽然提及晶体管可以是PMOS类型，但未公开将PMOS和NMOS晶体管组合在一起形成CMOS放大器的具体技术方案。因此，包含NMOS晶体管的“CMOS放大器”这一特征未被公开。 |
| **技术特征O**：进一步包括：第三保护二极管，被配置为限制所述放大器的所述输入端子与所述NMOS晶体管的源极端子之间的电压差。<br>**未公开** | 对比文件全文，未公开连接在放大器输入端子（pad）和NMOS晶体管源极之间的保护二极管。 | 目标专利的“第三保护二极管”（如324）连接在输入端子340和NMOS晶体管N1的源极（地）之间，用于限制该电压差。对比文件的保护电路中，二极管432连接在pad和Vss（地）之间，但Vss是电源地，并非直接连接至NMOS晶体管的源极端子（中间有退化电感器412）。更重要的是，二极管432是主ESD保护路径的一部分，其作用并非专门用于限制“输入端子与NMOS晶体管源极端子”之间的电压差以保护栅源结，这与目标专利第三保护二极管（324）的特定作用和连接位置不同。因此，该特征未被公开。 |
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