**对比文件名称：** 1998-05-26_US5757690A_发明授权_US5757690A Embedded ROM with RAM valid bits for fetching ROM-code updates from external memory
**目标专利名称：** 混合单端和差分感测的混合磁阻只读存储器(MRAM)高速缓存
**模型名称：** 本次调用未指定具体模型名称
### **特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A: 包括：混合高速缓存架构，其具有：磁阻随机存取存储器位单元阵列，其具有第一多个磁阻随机存取存储器位单元和耦合至所述第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元《未公开》** | 说明书第[2]段，图1-2：“Memory array 10 includes read-only memory ROM cells 12 and read-writeable random-access memory RAM cells 14.” “A ROM cell is simply a single transistor... The ROM is programmed by the presence or absence of a transistor...” “RAM cell 48 stores a single bit in a cross-coupled pair of inverters.” | 目标专利要求保护的是**磁阻随机存取存储器(MRAM)位单元阵列**，其核心是基于磁性隧道结(MTJ)的存储单元（见说明书[0031]-[0034]）。对比文件公开的是**嵌入式ROM阵列**（ROM cells 12）和用于存储有效位的**SRAM单元**（RAM cells 14），二者是物理结构和工作原理完全不同的存储器类型。ROM单元通过有或无晶体管进行硬编程，RAM单元是交叉耦合的反相器。对比文件没有涉及任何MRAM技术，也未公开由MRAM位单元构成的阵列。因此，本领域技术人员无法从对比文件毫无疑义地得出或合理推断出“MRAM位单元阵列”及其包含的第一、第二多个MRAM位单元这一技术特征。 |
| **B: 以及多个感测放大器，《直接公开》** | 说明书第[2]段：“A plurality of ROM sense amplifiers outputs a ROM code word.” “A differential sense amplifier is coupled to amplify a small voltage difference across the pair of RAM bit lines.” 图2示出了多个ROM感测放大器36和一个差分感测放大器38。 | 对比文件明确公开了读取ROM单元数据的“多个ROM感测放大器（ROM sense amplifiers 36）”和读取RAM单元数据的“差分感测放大器（differential sense amplifier 38）”，这些共同构成了“多个感测放大器”。该特征在对比文件中被直接、明确地公开。 |
| **C: 其具有差分感测放大器和单端感测放大器，《直接公开》** | 说明书第[2]段：“Each ROM sense amplifier receives one of the ROM bit lines as an input... Thus ROM sensing is single-ended while RAM sensing is differential.” 图2示出了多个单端感测放大器36和一个差分感测放大器38。 | 对比文件说明书明确区分了两种感测方式：ROM采用单端感测（ROM sense amplifiers），RAM采用差分感测（differential sense amplifier）。这直接对应于目标专利权利要求中的“差分感测放大器和单端感测放大器”。该特征被对比文件直接公开。 |
| **D: 其中所述磁阻随机存取存储器位单元阵列是均匀的，《未公开》** | 未找到相关描述。对比文件图2显示ROM阵列和RAM单元共享行线，但RAM单元（例如48）在物理结构（交叉耦合反相器+存取管）和数量（每行一个）上与ROM单元（单个晶体管）均不同。 | 目标专利的“均匀”指整个位单元阵列由同一种MRAM位单元构成，单元类型和物理结构一致（见说明书[0028]）。对比文件的存储阵列由两类完全不同的存储单元（ROM单元和RAM单元）构成，它们在晶体管数量、电路结构、编程方式和可写性上均存在本质差异。因此，该阵列不是“均匀”的。本领域技术人员无法从对比文件得出其阵列是均匀的结论。 |
| **E: 其中所述多个感测放大器的配置是不均匀的，《未公开》** | 未找到相关描述。图2显示所有ROM单元均通过各自独立的位线连接至相同的单端感测放大器36，配置模式是统一的。RAM单元则统一连接至差分感测放大器38。 | 目标专利的“感测放大器配置不均匀”指在均匀的MRAM阵列中，部分位单元采用单端感测，部分采用差分感测，导致与不同感测放大器相连的位单元数量可能不同（见图3，与差分放大器相连4个单元，与单端放大器相连2个单元）。对比文件中，ROM单元全部采用单端感测，RAM单元全部采用差分感测，感测方式与单元类型严格绑定，配置是规则且“均匀”的。没有公开在同类存储单元中混合使用两种感测方式从而形成不均匀配置的方案。 |
| **F: 其中所述第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至所述单端感测放大器，《直接公开》** | 说明书第[2]段及图2：“Each ROM sense amplifier receives one of the ROM bit lines as an input...” 图2明确示出每个ROM单元（如连接到行线34的单元）通过其位线（如31,33,35,37,46）连接到对应的ROM感测放大器36。 | 对比文件中，每个ROM单元（相当于目标专利中可能被感测的“位单元”）都通过其独立的位线耦合到一个ROM感测放大器（单端感测放大器）。这直接公开了“至少一个位单元耦合至单端感测放大器”的技术特征。尽管单元类型不同，但该连接关系的结构特征被直接公开。 |
| **G: 以及其中所述第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器，《未公开》** | 说明书第[2]段及图2：“A differential sense amplifier is coupled to amplify a small voltage difference across the pair of RAM bit lines.” 图2显示，每个RAM单元（如48）自身通过一对位线（42,44）连接至一个差分感测放大器38。 | 目标专利要求“至少两个MRAM位单元耦合至同一个差分感测放大器”（见图1，单元102和104共用一个差分放大器126）。对比文件中，每个RAM单元（48）独立地通过自己的一对位线连接至差分感测放大器（38）。这是一个“一对一”的耦合关系，即一个差分放大器服务于一个RAM单元。对比文件没有公开将两个或以上独立的存储单元的输出共同连接至同一个差分感测放大器的输入端进行差分比较的技术方案。 |
| **H: 其特征在于，所述磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器阵列。《未公开》** | 未找到任何关于磁阻随机存取存储器（MRAM），尤其是自旋力矩转移（STT-MRAM）的描述。对比文件涉及的是基于晶体管的ROM和SRAM技术。 | 目标专利的该特征限定了MRAM阵列的具体类型为STT-MRAM。对比文件完全不涉及任何MRAM技术，更未提及STT-MRAM。因此，该特征未被公开。 |
| **I: 其特征在于，所述磁阻随机存取存储器位单元阵列是翻转磁阻随机存取存储器阵列。《未公开》** | 未找到任何关于磁阻随机存取存储器（MRAM），尤其是翻转（Toggle）MRAM的描述。 | 同特征H，该特征限定了另一种MRAM类型。对比文件未涉及任何MRAM技术，因此该特征未被公开。 |
| **J: 其特征在于，所述单端感测放大器进一步耦合至参考单元。《隐含公开》** | 说明书第[2]段：“Bit lines are biased high by pre-charge transistors 40...” “Thus ROM sense amplifiers 36 can be simple inverters or buffers with a logical threshold of about 1 to 1.5 volts.” | 目标专利中单端感测放大器耦合至参考单元（见图2，参考单元204），以提供比较基准（I_REF）。对比文件中，ROM的单端感测放大器（36）通过判断位线电压是否被ROM晶体管拉低来读取数据。这本质上需要一个参考电平（例如，逻辑阈值1-1.5V）来判断“0”或“1”。虽然对比文件未明确画出独立的“参考单元”，但其描述的感测机制（预充电电压Vcc-Vtn作为高电平参考，地被拉低作为低电平）隐含了需要一个参考信号（电压或电流）来完成单端感测。本领域技术人员公知，单端感测必须依赖一个参考点，该参考点可以来自一个固定的参考电压/电流源，也可以来自一个专用的参考单元。因此，可以合理推断对比文件的单端感测放大器耦合至某种形式的参考源（可视为广义的“参考单元”）。 |
| **K: 其特征在于，所述磁阻随机存取存储器位单元阵列中具有耦合至所述单端感测放大器的第一多个磁阻随机存取存储器位单元的部分慢于所述磁阻随机存取存储器位单元阵列中具有耦合至所述差分感测放大器的第二多个磁阻随机存取存储器位单元的部分。《未公开》** | 未找到任何关于单端感测部分与差分感测部分之间速度比较的描述。 | 目标专利明确限定了采用单端感测的部分（慢速缓存区）慢于采用差分感测的部分（快速缓存区）。这是其实现混合高速缓存性能分级的关键。对比文件虽然使用了单端和差分两种感测方式，但并未对它们所服务的存储器部分的存取速度进行任何比较或描述。本领域技术人员无法从对比文件中得出或推断出“单端感测部分慢于差分感测部分”这一特定技术效果或设计目的。 |
| **L: 其中所述混合高速缓存架构被集成到至少一个半导体管芯中。《隐含公开》** | 说明书标题及全文语境：标题为“Embedded ROM...”，全文描述的是在微处理器等芯片内部集成ROM和RAM单元以实现代码修补的方案。例如第[2]段：“For an embedded ROM, an entirely new microprocessor chip is manufactured...” | 目标专利的特征L限定了架构的物理集成形式。对比文件所描述的“嵌入式ROM（Embedded ROM）”及其与RAM单元集成在同一阵列中的方案（见图1-3），其应用场景就是在微处理器等半导体芯片内部。虽然说明书没有明确使用“集成到至少一个半导体管芯中”的表述，但根据其整体技术内容（嵌入式设计、芯片制造），本领域技术人员可以毫无疑义地理解，该发明必然被实现在一个或多个半导体管芯上。因此，该特征被隐含公开。 |
### **结论代码**
根据以上分析，对比文件直接公开了技术特征B、C、F；隐含公开了技术特征J、L。
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