本次调用的模型名称：专利创造性评估模型
目标专利名称：混合单端和差分感测的混合磁阻只读存储器(MRAM)高速缓存
对比文件名称：Differential read write back sense amplifier circuits and methods (差分读写回感测放大器电路和方法)
特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用（翻译为中文） | 公开性论述 |
| 技术特征A：包括：混合高速缓存架构，其具有：磁阻随机存取存储器位单元阵列，其具有第一多个磁阻随机存取存储器位单元和耦合至所述第一多个磁阻随机存取存储器位单元的第二多个磁阻随机存取存储器位单元《未公开》 | [0001] 高级电子电路，特别是作为半导体工艺中的集成电路制造的电路，的一个常见要求是使用存储器进行存储，以及最近用于分立存储器。存储器单元可以是动态RAM或更快的单元，例如静态随机存取存储器。[0002] 存储器阵列可以由SRAM单元阵列形成，这些单元被布置为将表示数据的存储电荷放置在一条或一对位线上。[0040] 对于读取操作，所选列和所选行的单元响应于有效的读字线RWL，将对应于存储数据的小摆幅差分信号输出到位线RBL、RBLB上的感测放大器。 | 对比文件公开的存储器阵列是SRAM（静态随机存取存储器）单元阵列，其单元结构和操作原理（例如，基于电荷存储）与目标专利的“磁阻随机存取存储器(MRAM)位单元阵列”（基于磁性隧道结的电阻变化）完全不同。本领域技术人员无法从对比文件中的SRAM阵列毫无疑义地得出或合理推断出MRAM位单元阵列。两者属于不同类型的存储器技术，因此技术特征A未被对比文件公开。 |
| 技术特征B：以及多个感测放大器，《直接公开》 | [0040] 该差分读取信号由相应的感测放大器感测、锁存和放大，然后读取数据通过数据复用器和缓冲器输出到数据输出线DOUT。[图5] 描绘了包含实施例DRWB感测放大器21的存储器阵列51的实施例。 | 对比文件明确公开了存储器阵列中包括多个感测放大器（sense amplifiers），例如附图5中每列都对应一个感测放大器21，并在说明书中描述了其感测、放大和输出数据的功能。这与技术特征B中“多个感测放大器”的描述完全一致，且作用相同，都是用于读取存储器阵列中的数据。因此，技术特征B被对比文件直接公开。 |
| 技术特征C：其具有差分感测放大器和单端感测放大器，《未公开》 | [0020] 图2描绘了实施例差分读写回感测放大器21的简单电路图。[0022] 图3描绘了DRWB感测放大器21的示例实施例电路实现的电路示意图。 | 对比文件全文仅描述了差分感测放大器（differential read write back sense amplifier），用于感测一对差分读位线上的小摆幅差分信号。没有提及任何单端感测放大器（single-ended sense amplifier）的存在、结构或作用。目标专利的核心在于混合使用差分和单端两种感测方案以实现高速缓存区的性能分层，而对比文件仅涉及单一的差分感测方案。因此，技术特征C未被公开。 |
| 技术特征D：其中所述磁阻随机存取存储器位单元阵列是均匀的，《未公开》 | 无相关内容。 | 目标专利强调其MRAM位单元阵列是“均匀的”，意味着阵列中所有位单元在物理结构和类型上是相同的。对比文件描述的是SRAM阵列，并未讨论其阵列的均匀性。更重要的是，由于技术特征A（MRAM阵列）本身未被公开，因此关于该阵列“均匀”的属性更无从谈起。因此，技术特征D未被公开。 |
| 技术特征E：其中所述多个感测放大器的配置是不均匀的，《未公开》 | [图5] 描绘了包含实施例DRWB感测放大器21的存储器阵列51的实施例。每个存储器单元列耦合到至少一个感测放大器21。 | 对比文件中，每个感测放大器21对应一列存储器单元，其配置是规则且均匀的（每列一个差分感测放大器）。没有公开任何感测放大器配置“不均匀”的安排，例如某些感测放大器连接不同数量的位单元，或同时存在不同类型的感测放大器（如技术特征C所述）。因此，技术特征E未被公开。 |
| 技术特征F：其中所述第一多个磁阻随机存取存储器位单元中的至少一个磁阻随机存取存储器位单元耦合至所述单端感测放大器，《未公开》 | 无相关内容。 | 对比文件未公开单端感测放大器（见技术特征C），因此不存在任何MRAM位单元耦合至单端感测放大器的技术方案。该耦合关系是目标专利实现混合感测架构的关键，对比文件完全没有涉及。因此，技术特征F未被公开。 |
| 技术特征G：以及其中所述第二多个磁阻随机存取存储器位单元中的至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器。《未公开》 | [0040] 每个感测放大器21接收来自对应列的存储器单元在读位线对RBL和RBLB上的差分读取信号。[图5] 每个存储器单元列耦合到至少一个感测放大器21。 | 虽然对比文件公开了差分感测放大器耦合到一列中的多个存储器单元（位单元），这隐含了“至少两个磁阻随机存取存储器位单元耦合至所述差分感测放大器”的可能性，但存在根本区别：1. 对比文件的存储器单元是SRAM，而非MRAM（技术特征A）。2. 目标专利的权利要求限定了“第一多个”和“第二多个”位单元，并明确“第二多个”耦合至差分感测放大器。对比文件并未对其阵列中的位单元进行这样的划分，所有耦合到差分感测放大器的单元在类型和角色上是同质的，且不存在与单端感测放大器耦合的“第一多个”形成对比。因此，即使考虑隐含公开，本领域技术人员也无法从对比文件SRAM阵列和均匀的差分感测配置中，合理推断出目标专利中这种特指用于混合架构的、与“第一多个”相区分的“第二多个MRAM位单元”耦合至差分感测放大器的技术方案。因此，技术特征G未被公开。 |
| 技术特征H：其特征在于，所述磁阻随机存取存储器位单元阵列是自旋力矩转移磁阻随机存取存储器阵列。《未公开》 | 无相关内容。 | 对比文件涉及的是SRAM技术，完全没有提及磁阻随机存取存储器(MRAM)，更未涉及MRAM的任何具体类型，如自旋力矩转移(STT-MRAM)。因此，技术特征H未被公开。 |
| 技术特征I：其特征在于，所述磁阻随机存取存储器位单元阵列是翻转磁阻随机存取存储器阵列。《未公开》 | 无相关内容。 | 对比文件涉及的是SRAM技术，完全没有提及磁阻随机存取存储器(MRAM)，更未涉及MRAM的任何具体类型，如翻转磁阻随机存取存储器。因此，技术特征I未被公开。 |
| 技术特征J：其特征在于，所述单端感测放大器进一步耦合至参考单元。《未公开》 | 无相关内容。 | 对比文件未公开单端感测放大器（见技术特征C），因此更不存在单端感测放大器耦合至参考单元的技术特征。目标专利中单端感测放大器需与参考单元比较电流（见说明书[0040]），这是单端感测的典型特征，但对比文件未涉及。因此，技术特征J未被公开。 |
| 技术特征K：其特征在于，所述磁阻随机存取存储器位单元阵列中具有耦合至所述单端感测放大器的第一多个磁阻随机存取存储器位单元的部分慢于所述磁阻随机存取存储器位单元阵列中具有耦合至所述差分感测放大器的第二多个磁阻随机存取存储器位单元的部分。《未公开》 | 无相关内容。 | 对比文件仅使用差分感测，其目的是为了加快读写回周期以防止半选干扰（参见[0006], [0017]），并未讨论或比较单端感测与差分感测的速度差异。由于对比文件未公开单端感测放大器及其与任何位单元的耦合（见技术特征C，F），因此关于由不同感测方式导致的速度差异的技术特征K完全未被公开。 |
| 技术特征L：其中所述混合高速缓存架构被集成到至少一个半导体管芯中。《直接公开》 | [0046] 图7描绘了集成电路IC1（例如SoC或ASIC）的简单框图，其包含了具有用户指定逻辑电路45的存储器阵列51。[0050] 一种集成电路，包括：形成在半导体基板上的用户定义电路；以及形成在所述半导体基板上的嵌入式存储器电路... | 对比文件明确公开了存储器阵列（如阵列51）可以作为嵌入式存储器电路形成在半导体基板上，并集成到单个集成电路（IC）或片上系统（SoC）中。这与技术特征L中“混合高速缓存架构被集成到至少一个半导体管芯中”的描述完全一致，且作用相同，都是将存储器架构集成到半导体器件中。因此，技术特征L被对比文件直接公开。 |
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