本次调用的模型名称：GPT-4
对比文件名称：2001-08-28_US6281711B_发明授权_US06281711B1 Semiconductor integrated circuit device having power reduction mechanism
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：所述电路包括：锁存电路**<br>**《隐含公开》** | 参见图16A、16B， 图17， 图35， 图37等，以及对应文字描述。例如，图16A和图16B示出了由两个与非门（NAND gates）L1和L2构成的锁存电路（latch circuit）。说明书第15栏第19-28行描述了该锁存电路的结构：“FIG. 16B shows a circuit diagram. ... two NAND gates L1 and L2 ... latch circuit”。 | 对比文件公开了由逻辑门（如与非门）构成的锁存电路，用于存储和锁存数据。虽然对比文件中锁存电路的具体应用场景（如在微处理器中存储信息）与目标专利中锁存比较器输出的作用不完全相同，但其作为“锁存电路”的基本结构和功能（即存储并保持一个逻辑状态）已被公开。本领域技术人员能够毫无疑义地认识到对比文件中的“latch circuit”即为锁存电路。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点**<br>**《未公开》** | 对比文件未明确公开“响应于差分输入信号对的比较器”。对比文件中的逻辑电路（如反相器、与非门等）响应于单端输入信号。对比文件公开了具有可变电压的节点，例如图1A中的VCL和VSL，这些节点在低功耗模式下电压会变化（VCL下降，VSL上升）。这些节点可视为“具有动态电压的节点”。锁存电路（如图16B）的输入端耦合到逻辑门的输出。 | 目标专利的“比较器”是核心部件，特指用于比较两个共模（差分）输入信号并产生比较输出的电路（如图1的比较器104）。对比文件虽然广泛公开了各种逻辑门电路（如反相器、与非门），这些电路可对输入信号做出响应并驱动锁存电路，但并未公开一个专为响应**差分输入信号对**而设计、并输出比较结果的“比较器”。目标专利的比较器具有特定的内部结构（如第一和第二晶体管）和功能（比较差分信号）。对比文件中逻辑门的功能是执行基本布尔运算（如反相、与非），而非比较两个模拟或数字信号的电压差。因此，技术特征B中关于“响应于差分输入信号对的比较器”的部分未被公开。虽然“耦合至锁存电路”和“具有动态电压的节点”在对比文件中分别有类似概念，但由于核心的“比较器”未被公开，该技术特征作为一个整体未被公开。 |
| **技术特征C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，**<br>**《未公开》** | 对比文件公开了受时钟（或控制信号）控制的开关电路（如开关SC, SS; 晶体管MC1, MS1），用于在高速模式和低功耗模式之间切换。这些开关电路耦合到电源节点（VCL, VSL）。在低功耗模式下，通过电阻（RC, RS）产生压降，使得VCL < VCC， VSL > VSS（参见图1A， 图2， 说明书第5栏第15-30行）。例如，说明书第5栏第24-30行描述了该效果：“As a result of the voltage drop due to the fact that the subthreshold current flows through resistances, VCL drops lower than VCC and VSL rises higher than VSS.” | 目标专利的“受时钟控制升压电路”（如受时钟控制电路106）的核心功能是**主动地、选择性地**将动态节点（108）的电压偏置到**低于接地（负电压）**（对于NMOS比较器）或**高于电源电压Vdd**（对于PMOS比较器），以**扩展比较器的有效供电电压范围**，从而使比较器中的晶体管在低电源电压下仍能工作在饱和区。对比文件中的开关和电阻电路的目的完全不同，是为了**降低功耗**，通过在待机时引入电阻压降来**提高NMOS晶体管的源极电压（VSL）** 或**降低PMOS晶体管的源极电压（VCL）**，从而增大其关断状态的阈值电压、减小亚阈值漏电流（参见图2及说明书第5栏）。这是一种**被动**的电压变化，由漏电流流经电阻导致，目的是关断更彻底，而非扩展工作电压范围以保持开启或增强性能。两者解决的问题（功耗 vs 性能/电压范围）、采用的手段（被动压降限流 vs 主动升压/负压偏置）以及达到的效果（减小漏电流 vs 增大有效栅源电压）均不相同。因此，对比文件没有公开“受时钟控制升压电路”及其“扩展比较器供电电压范围”的配置。 |
| **技术特征D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，**<br>**《未公开》** | 对比文件中存在反相器电路，例如图4中的第一反相器（由PMOS晶体管MC1和NMOS晶体管MS1构成？实际上图4标注为MC1和MS1是开关晶体管，其栅极受信号φC和φS控制，φC和φS可能由反相器产生）。但更明确的反相器结构出现在其他逻辑电路中。然而，没有公开一个其输出专门用于驱动电容器第一端子以进行升压操作的、耦合在电源电压和接地之间的反相器。图4中连接到电容器第一端子的元件是PMOS晶体管MC1（作为开关），其栅极受控于φC，而非一个标准的反相器输出。 | 目标专利中（如图2），第一反相器（202）是一个标准的CMOS反相器（由PMOS 201和NMOS 203组成），其输入端接收时钟信号Clk，输出端直接连接到电容器（206）的第一端子。该反相器用于在复位阶段将电容器第一端上拉至Vdd，在比较阶段将其下拉至地，是升压操作的关键主动驱动部件。对比文件图4中，对电容器进行充电/放电的路径是通过开关晶体管（MC1, MS1）实现的，这些晶体管的栅极由控制信号（φC, φS）驱动，而控制信号可能由外部或其它电路产生。图中并未明确示出或描述一个如目标专利所述的、输出端直接耦合至电容器端子的反相器结构。即使控制信号φC和φS可能通过反相产生，但产生它们的电路并未被描述为升压电路的一部分，且其连接方式和作用（控制开关）与目标专利中反相器直接驱动电容器的角色不同。因此，该特定结构特征未被公开。 |
| **技术特征E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子**<br>**《未公开》** | 参见对特征D的引用。对比文件中未明确描述一个反相器的输出耦合至电容器的第一端子以响应时钟信号。图4中，电容器的第一端子连接到开关晶体管MC1的漏极，而MC1的栅极受控于φC。 | 如特征D和E所述，目标专利中第一反相器（202）的特定功能是直接响应时钟信号（Clk），并将其输出（即反相后的信号）提供给电容器（206）的第一端子，从而控制该端子的电位在Vdd和地之间切换。对比文件中没有公开这种具体的电路连接关系。图4中电容器的一端连接到作为开关的PMOS晶体管（MC1）的漏极，该晶体管的导通/关断由信号φC控制，但φC的来源和产生电路并未被描述为是升压电路内部的一个反相器。因此，该技术特征未被公开。 |
| **技术特征F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号**<br>**《隐含公开》** | 对比文件中广泛使用了反相器来生成互补信号。例如，图4中控制开关MS1的信号φS，很可能是由时钟信号或其衍生信号反相得到的，尽管图中未明确画出第二反相器。在描述操作时序的部分（如第6栏提及图5），提到了内部信号φC和φS的生成。更一般地，在数字电路中，使用反相器从时钟信号产生其反相信号是本领域的公知常识。 | 使用一个反相器来接收时钟信号并产生其反相信号（反相时钟信号）是数字电路设计中的常规技术手段。虽然对比文件说明书和附图中可能没有明确点出“第二反相器”这个元件并描述其输入输出连接，但本领域技术人员根据对比文件公开的、需要互补时钟信号来控制开关（如图4中的MS1和MC1）的上下文，能够毫无疑义地推断出必然存在某种信号反相手段（例如一个反相器）来生成所需的互补控制信号（如φS）。这种推断是合理且直接的。因此，该技术特征被对比文件**隐含公开**。 |
| **技术特征G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。**<br>**《未公开》** | 对比文件图4中，开关MS2（NMOS晶体管）的栅极连接到VSS（始终开启，作为电阻），而开关MS1（NMOS晶体管）的栅极受控于信号φS。MS1用于选择性地将节点VSL（可类比为电容器的第二端子所连接的节点）耦合到VSS（接地）。说明书第6栏第1-5行描述了相关操作：“In a high-speed operation mode, MC1 and MS1 are turned on by bringing a signal φC to a low level and φS to a high level.” | 目标专利中（图2），开关（204， NMOS晶体管）响应于反相时钟信号（IClk），并选择性地将电容器（206）的**第二端子（负端子）** 耦合至接地。对比文件图4中，开关MS1响应于信号φS（可能为反相时钟信号），并选择性地将节点VSL（相当于一个内部电源节点）耦合至VSS（接地）。尽管两者在“响应于控制信号的开关将某节点耦合至地”这一抽象功能上有相似之处，但它们在电路中所处的**位置和所起的作用**有本质区别。在目标专利中，开关（204）是升压电路的一部分，其操作与第一反相器（202）和电容器（206）协同，用于在复位阶段将电容器第二端子接地以便充电，在比较阶段断开以允许该端子（即动态节点108）被拉至负电压。在对比文件中，开关MS1是电源管理电路的一部分，用于在高速模式时将内部节点VSL直接连接到地以提供完整电源电压，在低功耗模式时断开以允许VSL通过电阻MS2被拉高。MS1并不与一个用于产生负电压的电容器协同工作。因此，尽管开关元件本身被公开，但其在特定升压电路结构中的具体配置和作用（选择性地将电容器的第二端子耦合至接地）未被公开。 |
| **技术特征H：其特征在于，所述节点被偏置为低于接地的电压。**<br>**《未公开》** | 对比文件中，在低功耗模式下，节点VSL的电压会**高于**接地VSS（参见图1B， 图2， 说明书第5栏第24-26行：“VSL rises higher than VSS”）。这是通过亚阈值电流流经电阻RS产生的压降实现的。对比文件没有描述任何节点被偏置到**低于**接地（VSS）的电压。 | 目标专利的核心创新点之一是通过升压电路将动态节点（108）的电压偏置到**低于接地（即负电压）**，从而扩展NMOS比较器输入晶体管的栅源电压范围（见图3及说明书[0044]段）。对比文件所达到的效果完全相反：在低功耗模式下，内部节点VSL的电压是**高于**VSS（即更正的电压），目的是为了增加NMOS晶体管的背栅偏置，从而**提高**其阈值电压、**减小**漏电流（见说明书第5栏及图2机制(i)）。两者电压偏移的方向（负 vs 正）、目的（扩展工作范围以激活晶体管 vs 减小漏电以关断晶体管）和效果（增大有效Vgs以增强导通 vs 增大Vth以减弱导通）均截然相反。因此，对比文件没有公开将节点偏置为低于接地电压的技术特征。 |
| **技术特征I：其特征在于，所述节点提供所述比较器的接地参考。**<br>**《未公开》** | 对比文件中，节点VSL是逻辑电路（如反相器L）的**低电位电源端**（参见图1A， VSL连接至反相器L的NMOS晶体管的源极）。在功能上，它可以被视为该逻辑电路的“接地参考”。说明书第5栏在描述图2时提到：“the following description is given for MN when an input signal IN is at a low level (VSS)”。 | 目标专利中，动态节点（108）在NMOS比较器实施例中，明确作为比较器（104）的**接地参考**（参见说明书[0023]段：“动态节点108可以提供比较器104的接地参考。”）。对比文件中，节点VSL在电路中也作为内部逻辑电路的负电源端，可类比为“接地参考”。然而，这一特征的公开必须结合其所属的权利要求整体来考虑。技术特征I是依附于一个包含特定“比较器”和“受时钟控制升压电路”的电路体系的。由于对比文件未公开目标专利所定义的“响应于差分输入信号对的比较器”和“用于扩展电压范围的受时钟控制升压电路”，因此，即使存在一个作为电路接地参考的节点，该节点在其自身电路系统中的作用和意义也与目标专利不同。单独看“节点提供接地参考”这一表述可能被隐含，但在目标专利的特定技术方案语境下，该节点是与特定比较器和升压电路协同工作的，因此作为整体，该特征未被对比文件公开。 |
| **技术特征J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管**<br>**《未公开》** | 对比文件中的逻辑电路（如反相器）包含晶体管。例如，图1A的反相器L包含NMOS晶体管MN和PMOS晶体管MP。MN的源极耦合至节点VSL，栅极接收输入信号IN。 | 目标专利的比较器（104）包含特定的第一晶体管（208， NMOS），其源极耦合至动态节点（108），栅极接收差分输入信号对中的第一输入信号（Vin+）。对比文件中的反相器也包含NMOS晶体管，其源极耦合至一个可变电压节点（VSL），栅极接收输入信号（IN）。在元件类型（NMOS）和基本连接关系（源极接某节点，栅极接输入）上，两者有相似之处。**但是**，关键区别在于：目标专利的晶体管是**差分比较器**的一部分，其与第二晶体管（210）配对工作，共同响应一个**差分输入信号对**，以比较两个输入信号的相对大小。而对比文件中的晶体管是**反相器**的一部分，其单独工作，响应一个**单端输入信号**，实现逻辑反相功能。两者在电路中的角色、所处理的信号性质以及实现的功能根本不同。因此，尽管存在结构相似的晶体管，但其所属的电路模块（比较器 vs 反相器）和所实现的技术效果不同，该技术特征未被公开。 |
| **技术特征K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。**<br>**《未公开》** | 对比文件未公开由两个输入晶体管组成的、通过比较其放电速率来产生输出的差分比较器结构。对比文件中的逻辑门（如反相器、与非门）的输出状态由输入信号的逻辑电平决定，而非通过比较两个晶体管的放电速率。 | 该技术特征描述了目标专利中动态锁存比较器（dynamic latch comparator）的核心工作原理（参见说明书[0048]-[0050]段）。比较器（104）包含第一晶体管（208）和第二晶体管（210），它们共享源极连接（动态节点108）。比较器的输出（通过锁存电路102体现）取决于哪个晶体管对各自负载（预充电节点212、214）的放电速率更快，而这又由各自的栅极输入电压（Vin+, Vin-）决定。这是一种典型的动态比较器架构。对比文件中没有任何地方公开或暗示这种基于放电速率比较的差分对结构。对比文件的逻辑电路是基于静态CMOS逻辑，其输出是输入信号的确定性逻辑函数，不涉及“放电速率比较”机制。因此，该技术特征完全未被对比文件公开。 |
| **技术特征L：其特征在于，所述节点提供所述比较器的供电参考。**<br>**《未公开》** | 对比文件中，节点VCL是逻辑电路（如反相器L）的**高电位电源端**（参见图1A， VCL连接至反相器L的PMOS晶体管的源极）。在功能上，它可以被视为该逻辑电路的“供电参考”。 | 与技术特征I的分析类似，目标专利在PMOS比较器实施例中（图4），动态节点（408）作为比较器（404）的**供电参考**（即电源端）。对比文件中，节点VCL在电路中也作为内部逻辑电路的正电源端，可类比为“供电参考”。然而，同样地，由于对比文件未公开目标专利所定义的特定“比较器”和“升压电路”，因此该节点在其自身电路系统中的作用与目标专利不同。作为整体技术方案的一部分，该特征未被对比文件公开。 |
| **技术特征M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管**<br>**《未公开》** | 对比文件中的逻辑电路（如反相器）包含PMOS晶体管。例如，图1A的反相器L包含PMOS晶体管MP。MP的源极耦合至节点VCL，栅极接收输入信号IN。 | 与技术特征J的分析类似，目标专利的PMOS比较器（404）包含第一晶体管（409， PMOS），其源极耦合至动态节点（408），栅极接收第一输入信号（Vin+）。对比文件中的反相器也包含PMOS晶体管，其源极耦合至一个可变电压节点（VCL），栅极接收输入信号（IN）。结构上有相似之处，但核心区别在于所属电路模块的功能：目标专利的是**差分比较器**，对比文件的是**反相器**。因此，该技术特征未被公开。 |
| **技术特征N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。**<br>**《未公开》** | 对比文件未公开由两个PMOS输入晶体管组成的、通过比较其充电速率来产生输出的差分比较器结构。 | 该技术特征对应于目标专利PMOS比较器实施例（图4）的工作原理，与特征K描述的NMOS比较器原理对称但互补。比较器（404）的输出取决于哪个PMOS晶体管对各自负载（被放电节点412、414）的充电速率更快。对比文件中没有任何电路公开或暗示这种基于充电速率比较的PMOS差分对结构。因此，该技术特征完全未被对比文件公开。 |
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