对比文件名称：2007-01-11_US2007007997A_发明申请_US20070007997A1 Charge recycling power gate
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| A：所述电路包括：锁存电路 《隐含公开》 | 说明书第[0041]段：“In addition, the functional units described in this disclosure are not limited to logic, and may comprise storage elements such as latches and embedded memories, for example.” 译文：“此外，本公开中描述的功能单元不限于逻辑电路，并且可以包括诸如锁存器和嵌入式存储器等存储元件，例如。” | 对比文件第[0041]段公开了其功能单元（functional units block 212）可以包括锁存器（latches）。虽然对比文件没有明确描绘或描述一个独立的锁存电路，但其电路（如附图2-9所示）必然包含功能单元（212）。基于对比文件的教导，本领域技术人员可以合理推断，该功能单元为了实现其存储或逻辑功能，其内部可以包含锁存电路作为其组成部分。因此，该特征被对比文件隐含公开。 |
| B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点 《未公开》 | 对比文件全文未提及“比较器”或“差分输入信号对”。其功能单元（212）是一般性的逻辑或存储模块，并非专门用于比较差分信号的电路。 | 对比文件的核心是一种电荷回收功率门控结构，用于降低功能单元的开关功耗。其功能单元（212）可以是任何逻辑或存储电路（如锁存器、存储器），并非如目标专利中定义的、响应于差分输入信号对并输出比较结果的比较器。因此，对比文件既未直接也未隐含公开该特征。 |
| C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围 《未公开》 | 对比文件公开了由控制生成电路（222）、三态缓冲器（218）、PMOS晶体管（217）和电容器（219）组成的电路，用于控制睡眠晶体管（216）并实现电荷回收。例如，图2及说明书第[0022]-[0023]段。 | 对比文件中的电路（222, 218, 217, 219）受NODE_A、NODE_B、NODE_C信号（由TURN_ON信号生成）控制，其作用是在功率模式转换（如从截止模式到正常工作模式）时，利用功能单元（212）的容性负载与寄生电容（219）之间的电荷共享效应，来开启睡眠晶体管（216），从而减少功率门控结构的开关功耗（参见说明书第[0023], [0033]段）。其目的和效果是“减少开关功耗”和“电荷回收”，而非目标专利中“扩展比较器的供电电压范围”。两者在目的、结构和功能上均不相同。因此，对比文件未公开该特征。 |
| D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器 《直接公开》 | 说明书第[0021]段及图2：“...a tri-state buffer 218, which, in turn, has a first input for receiving a NODE_A signal and a second input for receiving a NODE_C signal.” 译文：“...一个三态缓冲器218，其具有用于接收NODE_A信号的第一输入端和用于接收NODE_C信号的第二输入端。” 图2显示三态缓冲器218连接在电源线210和地线220之间。 | 对比文件图2明确示出了一个三态缓冲器（tri-state buffer 218），其连接在电源电压（VDD，通过线210）和接地（GND，通过线220）之间。三态缓冲器是一种具有使能控制的逻辑门，当使能有效时，其功能等同于一个反相器。在本领域技术人员看来，三态缓冲器在使能时执行反相功能，可以视为一种受控的反相器。因此，该特征被对比文件直接公开。 |
| E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子 《直接公开》 | 说明书第[0021]段及图2：“The gate terminal or NODE_X of the transistor 216 is in signal communication with the output terminal of a tri-state buffer 218...” “A parasitic capacitor 219 is provided to store recycled charge, and has a first terminal in signal communication with the output terminal of the tri-state buffer 218...” 译文：“晶体管216的栅极端或NODE_X与三态缓冲器218的输出端信号通信...” “提供了一个寄生电容器219以存储回收的电荷，其第一端子与三态缓冲器218的输出端信号通信...” | 对比文件中的三态缓冲器（218）响应于NODE_A和NODE_C控制信号，这些信号由TURN_ON信号生成并控制功率模式转换，其作用类似于时钟控制的使能信号。该缓冲器的输出端（NODE_X）直接连接到电容器（219）的第一端子。因此，对比文件公开了一个响应于控制信号（功能上类似于时钟信号）的缓冲器/反相器，其输出连接到电容器的第一端子。该特征被对比文件直接公开。 |
| F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号 《隐含公开》 | 说明书第[0021]段：“A control generation circuit 222 has an input for receiving a TURN_ON signal, and outputs for providing NODE_A, NODE_B and NODE_C signals, respectively.” 译文：“控制生成电路222具有用于接收TURN_ON信号的输入端，以及分别用于提供NODE_A、NODE_B和NODE_C信号的输出端。” | 对比文件公开了控制生成电路（222），它接收TURN_ON信号并生成多个控制信号（NODE_A, NODE_B, NODE_C）。本领域技术人员可以理解，为了生成具有特定逻辑关系的控制信号（例如，使能、反相等），控制生成电路内部通常包含逻辑门电路，例如反相器。虽然对比文件没有明确画出独立的“第二反相器”，但为了从TURN_ON信号生成所需的控制信号（例如，可能生成一个反相信号），在电路222中包含反相器功能是合理且常规的设计选择。因此，该特征被对比文件隐含公开。 |
| G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。 《隐含公开》 | 说明书第[0021]段及图2：“A PMOS transistor 217... has its gate terminal in signal communication with the circuit 222 for receiving the NODE_B signal, its drain terminal in signal communication with the virtual ground line 214, and its source terminal in signal communication with the output terminal of the tri-state buffer 218.” 译文：“一个PMOS晶体管217...其栅极端与控制电路222信号通信以接收NODE_B信号，其漏极端与虚拟地线214信号通信，其源极端与三态缓冲器218的输出端信号通信。” | 对比文件中的PMOS晶体管（217）的栅极由控制生成电路（222）输出的NODE_B信号控制，其源极连接到电容器（219）的第一端子（即NODE_X），漏极连接到虚拟地线（214）。晶体管217作为一个开关，响应于NODE_B信号，选择性地将虚拟地线（214）连接到节点X（即电容器的第一端子）。虽然对比文件中晶体管217连接的是虚拟地线（214）而非直接到地（220），并且其控制信号是NODE_B而非严格意义上的“反相时钟信号”，但其作为受信号控制的开关，用于选择性地连接两个节点的功能是相同的。本领域技术人员可以理解，开关的具体连接方式和控制信号的命名可以根据电路需求变化。因此，该特征被对比文件隐含公开。 |
| H：其特征在于，所述节点被偏置为低于接地的电压。 《未公开》 | 对比文件全文未提及将任何节点偏置到低于接地（GND）的电压。图7的时序图显示，在模式转换期间，NODE_X的电压从VDD下降到接近0V（GND），但并未显示或描述其变为负电压。 | 目标专利的核心创新点之一是在比较阶段将动态节点（108）偏置到低于接地的负电压，从而扩展比较器的输入共模范围。对比文件中的节点X（NODE_X）是睡眠晶体管（216）的栅极。在正常工作模式（图3）下，其电压被拉低以使晶体管216导通；在数据保持模式（图4）下，其电压被PMOS晶体管（217）钳位在PMOS阈值电压以上；在截止模式（图5）下，其电压被充电至VDD。在任何模式下，节点X的电压都未低于地电位（0V）。因此，对比文件完全没有公开将节点偏置为负电压的技术特征。 |
| I：其特征在于，所述节点提供所述比较器的接地参考。 《未公开》 | 对比文件中，节点X（NODE_X）是睡眠晶体管（216）的栅极控制节点。虚拟地线（214）是功能单元（212）的接地参考。两者是不同的节点。 | 在对比文件中，功能单元（212）的接地参考是虚拟地线（214），该线通过睡眠晶体管（216）连接到真实地（220）。节点X是控制睡眠晶体管（216）栅极的电压节点，其功能是驱动开关，而非作为功能单元的接地参考。目标专利中的动态节点（108）直接作为比较器（104）晶体管的源极接地参考。两者在电路中的作用和连接关系完全不同。因此，该特征未被公开。 |
| J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管 《未公开》 | 对比文件未公开任何比较器结构，也未公开响应于差分输入信号对的晶体管。其功能单元（212）是一个黑盒，内部具体电路未披露。 | 由于对比文件根本没有公开如目标专利所定义的、用于比较差分信号的比较器电路，因此自然也谈不上公开该比较器内部的具体晶体管连接方式（即第一晶体管耦合至动态节点并响应于第一差分输入）。该特征未被公开。 |
| K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。 《未公开》 | 对比文件未公开任何比较器结构，也未公开任何基于两个晶体管放电速率比较来产生输出的电路。 | 该特征限定了比较器的具体工作原理：通过比较两个晶体管对预充电节点的放电速率来产生输出。这是目标专利中动态锁存比较器的核心操作机制。对比文件的电路旨在进行功率门控和电荷回收，其功能单元（212）可能执行任何逻辑或存储功能，但并未被描述或暗示为具有此种基于放电速率比较的差分比较功能。因此，该特征未被公开。 |
| L：其特征在于，所述节点提供所述比较器的供电参考。 《未公开》 | 对比文件中，节点X（NODE_X）不是任何电路的供电参考。功能单元（212）的供电来自电源线（210）。 | 在对比文件中，节点X是睡眠晶体管的栅极控制节点。目标专利中，动态节点（408）在图4的实施例中作为比较器（404）的PMOS晶体管的源极供电参考。对比文件完全没有公开将节点X用作任何电路模块的供电参考（即高电位电源）的构思或实施例。因此，该特征未被公开。 |
| M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管 《未公开》 | 对比文件未公开任何比较器结构，也未公开响应于特定输入信号并与节点X耦合用于比较功能的晶体管。 | 同特征J和K的分析，由于对比文件未公开比较器，因此其内部晶体管的连接关系（耦合至节点并响应于输入信号）自然也未被公开。该特征未被公开。 |
| N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。 《未公开》 | 对比文件未公开任何比较器结构，也未公开任何基于两个晶体管充电速率比较来产生输出的电路。 | 该特征限定了图4实施例中比较器（使用PMOS对管）的具体工作原理：通过比较两个晶体管对被放电节点的充电速率来产生输出。对比文件的电路完全不涉及此种比较机制。因此，该特征未被公开。 |
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