对比文件名称：2003-03-27_US2003058002A_发明申请_US20030058002A1 Semiconductor integrated circuit device having power reduction mechanism
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
本次调用的模型名称：GPT-4
根据目标专利说明书和权利要求，以及对比文件说明书的内容，现创建特征比对表格并进行分析如下：
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述电路包括：锁存电路 <br> **《直接公开》** | 对比文件图16B、17、24、35、37等均公开了包含锁存功能的电路。例如，说明书第[0137]-[0139]段描述了图16A和16B中的锁存电路，由两个NAND门构成。第[0168]段描述了图35中“能够提供固定输出的锁存器”。 | 对比文件多处公开了锁存电路（Latch circuit），例如用于存储状态信息的交叉耦合逻辑门电路。该锁存电路在对比文件中起到存储数据或逻辑状态的作用，与目标专利中用于锁存比较器输出信号的作用（见目标专利[0024]段）属于相同的电路功能类别，即存储/保持逻辑电平。因此，本领域技术人员能够毫无疑义地确定对比文件公开了“锁存电路”这一技术特征。 |
| **技术特征B**：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点 <br> **《隐含公开》** | 1. 对比文件图27（实施例21）公开了NMOS动态电路，其包含输入信号IN1、IN2和预充电路径，构成一个动态逻辑比较功能（输出IN1和IN2的NOR）。该电路的输出节点OUT的电压是动态变化的（预充电至高电平，根据输入条件决定是否放电）。<br>2. 说明书第[0171]-[0173]段描述了该电路的操作：“在待机时...输出OUT被预充电至高电平...在操作时...OUT被拉至低电平...即，该电路输出IN1和IN2的NOR。” | 1. 对比文件图27的电路响应于输入信号IN1和IN2，并基于它们产生逻辑输出（NOR），其功能相当于一个比较/逻辑判决电路，可视为一种比较器。该电路的输出（节点OUT）连接到后续电路（虽未明确图示，但本领域技术人员可知其输出需驱动其他逻辑），隐含了与锁存或逻辑存储功能的耦合可能性。<br>2. 节点OUT在预充电阶段被充电至高电平，在求值阶段可能根据输入放电，其电压是动态的，可视为“具有动态电压的节点”。该节点直接连接到比较器（MN41, MN42）的源极，类似于目标专利中比较器耦合到的动态节点（如目标专利图2中的节点108）。<br>3. 虽然对比文件未明确将该电路称为“比较器”且未明示其与一个独立的“锁存电路”直接连接，但本领域技术人员从图27的动态逻辑电路及其输出功能可以合理推断，该电路可以作为比较器使用，并且其输出通常需要被锁存以保持状态（例如，在微处理器或逻辑系统中，动态逻辑的输出常需锁存）。因此，技术特征B被对比文件隐含公开。 |
| **技术特征C**：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围， <br> **未公开** | 对比文件公开了多种受时钟控制的开关电路（如SC、SS，晶体管MC1、MS1等），用于在高速模式和低功耗模式间切换，以控制施加到逻辑电路（如逆变器）的电源电压（VCL， VSL）。例如，图1A、图4，说明书第[0079]-[0081]段。 | 对比文件的受时钟控制电路（开关和电阻）的作用是：在需要高速操作时提供全电源电压，在需要低功耗时通过电阻引入压降，从而降低逻辑电路的实际电源电压（VCL降低，VSL升高），目的是**减小亚阈值电流以降低功耗**（见说明书第[0081]段）。而目标专利的“受时钟控制升压电路”作用是：在比较阶段将动态节点（作为比较器的接地参考或电源参考）的电压偏置到**低于接地或高于电源电压**，从而**扩展比较器的有效电压范围**，确保在低供电电压下晶体管仍能充分导通（见目标专利[0009], [0025]段）。两者电路结构有部分相似（都包含时钟、开关、可能有的电容），但目的和效果截然不同：一个是为降压节能，一个是为升压（或负压）扩展工作范围。因此，对比文件没有公开“扩展比较器的供电电压范围”这一配置目的和技术效果。 |
| **技术特征D**：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器， <br> **未公开** | 对比文件图4公开了包含反相器的电路，该反相器（由PMOS和NMOS组成）的输入端接收控制信号（&null;C），但其输出端并未直接耦合在电源电压VCC和接地VSS之间作为一个简单的反相器结构来描述其连接关系。图29中也有反相器INV。 | 目标专利中（如图2），第一反相器202（PMOS 201和NMOS 203）明确耦合在电源电压Vdd和接地Vss之间，其输入为时钟Clk，输出驱动电容器206。对比文件中虽然使用了反相器，但其在电路中的角色和连接关系并非用于构成升压电路的核心部分以产生负压或升压。对比文件图4中的晶体管用于实现开关功能，并非目标专利中定义明确的“耦合在电源电压与接地之间的第一反相器”结构。因此，对比文件没有直接或隐含公开该特定结构特征。 |
| **技术特征E**：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子 <br> **未公开** | 无相应内容。对比文件中未描述一个反相器的输出直接耦合到一个电容器的第一端子，并以图2中所示的方式工作（在复位阶段对电容充电）。 | 该特征是目标专利中升压电路工作的关键细节。对比文件未公开任何电路，其中反相器响应于时钟信号并将其输出连接到电容器的第一端子，用于后续产生负电压偏置。因此，该特征未被公开。 |
| **技术特征F**：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号 <br> **未公开** | 对比文件图29、30等公开了使用互补时钟信号CK和CKB的电路。产生CKB的电路可以是一个反相器。说明书第[0182]段提到“控制脉冲CKB是CK的互补信号”。 | 虽然对比文件隐含了可以使用反相器来生成互补时钟信号（这是数字电路中的公知常识），但在目标专利的特定上下文中（图2），第二反相器205是受时钟控制升压电路的一个明确组成部分，其输出（IClk）专门用于控制开关204。对比文件中未明确描述一个作为升压电路组成部分、功能与目标专利完全相同的“第二反相器”。因此，对比文件没有公开该技术特征在目标专利特定电路架构中的具体应用。 |
| **技术特征G**：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。 <br> **未公开** | 对比文件图4公开了开关（晶体管MC1， MS1），它们响应于控制信号（&null;C， &null;S）选择性地将电源耦合至逻辑电路。但未公开一个响应于反相时钟信号、专门用于将电容器的第二端子选择性接地的开关。 | 目标专利中的开关204（图2， NMOS晶体管）是一个特定用途的开关，受反相时钟IClk控制，在复位阶段将电容器206的第二端子（负端）连接到地。对比文件中的开关用于控制主电源路径（VCC到VCL， VSS到VSL），而非用于控制一个升压电容器的接地端以实现电压平移。两者功能不同。因此，该特征未被公开。 |
| **技术特征H**：其特征在于，所述节点被偏置为低于接地的电压。 <br> **未公开** | 对比文件中从未提及将任何节点偏置到低于接地（VSS）的负电压。其低功耗模式是通过电阻使VCL降低（但仍高于VSS）、VSL升高（但仍低于VCC）来实现的，所有电压均在VSS和VCC之间。例如，说明书第[0081]段描述VCL下降、VSL上升，但仍在正电压范围内。 | 将节点偏置为低于接地的负电压是目标专利的核心创新点和关键特征（见[0009], [0026]段），用于扩展比较器的输入共模范围。对比文件的全部教导都集中在正电源轨（VSS到VCC）内的电压调整，目的是降低功耗，而非产生负电压以扩展信号摆幅。因此，该特征未被对比文件公开。 |
| **技术特征I**：其特征在于，所述节点提供所述比较器的接地参考。 <br> **未公开** | 对比文件中，逻辑电路（如逆变器）的接地参考始终是VSS或VSL（在低功耗模式下升高的“地”），但VSL始终是大于或等于VSS的正电压（见说明书第[0081]段）。没有将某个节点作为“低于VSS的接地参考”提供给比较器。 | 目标专利中，动态节点108在比较阶段作为比较器104的接地参考，且该参考电压被拉至负压（低于地）。对比文件中逻辑电路的“地”是VSS或升高的VSL，均为正电压或零电位，与目标专利的“低于接地的接地参考”有本质区别。因此，该特征未被公开。 |
| **技术特征J**：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管 <br> **《隐含公开》** | 对比文件图27公开了NMOS动态电路。晶体管MN41的栅极接收输入信号IN1，其源极连接到节点NL（该节点通过开关MS2和/或电阻RS连接到VSS）。在操作中，节点NL的电压可能因电流流过而变化。MN41可视为响应于IN1的晶体管。 | 图27中的MN41是一个N沟道晶体管，其栅极接收输入信号（IN1），其源极通过开关/电阻网络连接到VSS。该源极节点（类似于目标专利的动态节点）的电压在操作中并非固定，会因电路状态而变化。虽然对比文件未明确称其为“比较器”，且其输入是单端而非严格差分对的一部分，但本领域技术人员可以理解，该电路实现了基于输入信号的逻辑判断（NOR），其中MN41起到了类似于目标专利中第一晶体管208的作用。因此，该特征被隐含公开。 |
| **技术特征K**：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。 <br> **《隐含公开》** | 对比文件图27公开了两个并联的NMOS晶体管MN41和MN42，其栅极分别接收输入信号IN1和IN2，源极共同连接到节点NL（动态节点），漏极共同连接到输出节点OUT。当IN1或IN2为高时，相应的晶体管导通，对预充电的OUT节点进行放电。放电速率取决于晶体管的驱动能力（即输入电压大小）。 | 1. 图27的电路包含两个晶体管（MN41， MN42），分别响应于输入信号IN1和IN2，且源极共接于一个动态节点（NL）。这对应于目标专利中第一和第二晶体管的结构。<br>2. 该电路的输出OUT的状态（保持高或拉低）取决于哪个输入为高以及晶体管的导通强度，这本质上反映了通过MN41和MN42对输出节点放电的竞争。虽然对比文件未明确描述“放电速率比较”这一术语，但动态逻辑电路的工作原理正是基于不同下拉路径的放电速度竞争来决定输出（见目标专利[0024]段对放电速率比较的描述）。因此，本领域技术人员能够从对比文件的电路推断出，其输出指示了通过MN41和MN42的放电效果（或速率）的差异。因此，该特征被隐含公开。 |
| **技术特征L**：其特征在于，所述节点提供所述比较器的供电参考。 <br> **未公开** | 对比文件中逻辑电路的供电参考是VCC或VCL（在低功耗模式下降低的VCC），均为正电压且不超过VCC。没有提及将节点偏置到高于VCC的电压作为供电参考。 | 该特征对应目标专利图4的实施例，其中动态节点408作为比较器404的供电参考，并被升压到高于Vdd的电压。对比文件完全没有教导或暗示将任何节点升压到高于电源电压作为逻辑电路的供电参考。其电压调整仅限于降低VCL和升高VSL，均在VSS和VCC之间。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管 <br> **未公开** | （同特征J分析）对比文件图27隐含了类似结构，但该特征作为从属于特征L（供电参考）的进一步限定。由于特征L（节点提供供电参考）未被公开，且对比文件图27的电路是NMOS动态电路，其电源参考是VCC，晶体管是NMOS，源极接动态节点（类似于接地参考侧），与特征M所限定的、在供电参考侧使用PMOS晶体管的架构（如图4）不同。因此，在目标专利这一特定实施例的语境下，该特征未被公开。 | 特征M和N是特征L的从属特征，描述了一种替代实施例（比较器使用PMOS晶体管，动态节点作为供电参考）。对比文件没有公开这种特定架构。图27的电路使用NMOS晶体管且节点NL在放电侧，与目标专利图4的PMOS上拉充电架构不同。因此，特征M和N未被对比文件公开。 |
| **技术特征N**：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。 <br> **未公开** | （同特征K分析）对比文件图27的电路是基于放电的动态逻辑。对比文件没有公开基于充电速率比较的电路，特别是使用PMOS晶体管和升压的供电参考的架构。 | 目标专利图4的实施例涉及通过PMOS晶体管对节点进行充电的速率比较。对比文件未公开此类电路。因此，该特征未被公开。 |
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