对比文件名称：2008-03-20_US2008072085A_发明申请_US20080072085A1 Semiconductor integrated circuit device having power reduction mechanism
目标专利名称：355用于扩展信号比较电压范围的电路和方法CN105009451B
模型名称：DeepSeek
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：所述电路包括：锁存电路** <br>《直接公开》 | 参见图16B、17、24、35、37及其对应的说明书段落，例如段落[0120]、[0121]、[0144]、[0145]中描述了包含NAND门等构成的锁存电路。例如图16B和段落[0120]：“A case of a latch circuit obtained by combining two NAND gates shown in FIG. 16A will be described as an example.” | 对比文件在多个实施例中明确公开了锁存电路（latch circuit），例如由两个NAND门构成的锁存器（图16B），以及用于固定输出的锁存器（图35，图37）。这些锁存电路是构成其半导体集成电路的常规组成部分。因此，技术特征A被对比文件直接公开。 |
| **技术特征B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点** <br>《未公开》 | 对比文件未明确记载“响应于差分输入信号对的比较器”。对比文件中涉及逻辑门（如反相器、NAND、NOR）作为基本电路单元，例如段落[0075]描述了一个CMOS反相器L。其节点（如VCL， VSL）的电压在低功耗模式下会因电阻压降而变化（段落[0076]-[0080]）。 | 目标专利中的“比较器”是专门响应于差分输入信号对（Vin+, Vin-）并基于两个晶体管的放电速率差来生成比较结果的特定电路（见说明书[0029], [0049]）。对比文件公开的逻辑电路（如反相器、NAND门）处理的是单端逻辑信号，其功能是实现逻辑运算（如反相、与非），而非对两个模拟或差分电压信号进行比较以输出逻辑判决。虽然对比文件的节点（如VCL， VSL）电压会变化，但这种变化是串联电阻在待机模式下为降低亚阈值电流而产生的被动压降（段落[0076]），并非为了在“比较阶段”主动扩展比较器的电压范围而设置的“动态节点”。两者作用根本不同。因此，技术特征B未被对比文件公开。 |
| **技术特征C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围** <br>《未公开》 | 对比文件公开了受时钟控制的开关电路。例如图4及段落[0085]-[0087]：开关MC1、MS1由信号φC、φS控制，在高速模式导通，在低功耗模式关断，此时电流通过高阻值晶体管MC2、MS2（对应电阻RC， RS）供给。时钟信号用于控制模式切换（图5）。 | 目标专利的“受时钟控制升压电路”（如电路106）核心功能是在“比较阶段”通过电容器（206）的放电，将动态节点（108）的电压主动“移位”或“偏置”到低于地的负电压，从而“扩展”比较器（104）的有效供电电压范围（Vdd - Vss），使得输入晶体管能在低Vdd下获得足够的过驱动电压（说明书[0009], [0026]）。对比文件的开关和电阻电路（SC/SS， RC/RS）目的截然不同：在“低功耗模式”（如待机）下，通过关断低阻开关、接入高阻路径，利用流经电阻的亚阈值电流产生压降（VM），从而抬高NMOS源极电压（VSL）或降低PMOS源极电压（VCL），以增大其阈值电压、减小亚阈值漏电流（段落[0076]-[0080]， 图2）。这是为了降低静态功耗，而非扩展工作电压范围以维持高速比较。两者解决的问题、采用的技术手段和达到的效果均不同。因此，技术特征C未被对比文件公开。 |
| **技术特征D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器** <br>《直接公开》 | 图4及对应段落[0085]-[0086]：第一反相器由PMOS晶体管MC1和NMOS晶体管MS1构成。MC1的源极接VCC，漏极接VCL；MS1的源极接VSS，漏极接VSL。它们的栅极分别由互补信号φC和φS控制。段落[0085]描述：“Switching MOS transistors MC1 and MS1 are those that have large conductance, and correspond to the switches SC and SS shown in FIG. 1A, respectively.” 虽然该电路被称为开关，但其结构（一个PMOS和一个NMOS晶体管栅极接收互补信号，源极分别接电源和地，漏极作为输出）本质上是一个反相器。 | 对比文件图4中的MC1和MS1构成了一个标准的CMOS反相器结构：PMOS管（MC1）源极接VCC（电源电压），NMOS管（MS1）源极接VSS（接地），它们的栅极接收互补的控制信号（φC和φS），漏极共同输出到VCL和VSL节点（虽然图中分开画，但功能上相当于一个反相器的输出驱动两个点）。该反相器作为受时钟控制的开关元件使用。因此，技术特征D所述的“耦合在电源电压与接地之间的第一反相器”被对比文件直接公开。 |
| **技术特征E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子** <br>《未公开》 | 图4及段落[0085]-[0087]：第一反相器（MC1， MS1）响应于时钟信号φC和φS。其输出（即MC1的漏极和MS1的漏极）分别连接到节点VCL和VSL，用于向逻辑电路（如反相器L）供电。对比文件中未提及该输出连接到一个电容器的第一端子。 | 虽然对比文件的第一反相器响应于时钟（控制）信号，但其输出（VCL或VSL）是直接连接到逻辑电路的电源端，或者通过电阻/晶体管连接（图4中MC2， MS2）。目标专利中第一反相器（202）的输出是直接连接到电容器（206）的第一端子（正端子），目的是在复位阶段对电容器充电（说明书[0033]）。对比文件完全没有公开这种将反相器输出连接至电容器一端以进行充电/放电并产生电压偏移的结构。因此，技术特征E未被对比文件公开。 |
| **技术特征F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号** <br>《直接公开》 | 图4及段落[0086]-[0087]：存在第二反相器（205），其接收时钟信号Clk并生成反相时钟信号IClk。段落[0087]：“The second inverter 205 is coupled to receive the clock signal (Clk). ... generates the inverted clock signal (IClk).” | 对比文件明确公开了一个第二反相器（205），其输入接收时钟信号（Clk），输出产生反相信号（IClk），用于控制开关（如MS1）。这与目标专利中第二反相器（205）的功能完全相同。因此，技术特征F被对比文件直接公开。 |
| **技术特征G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。** <br>《未公开》 | 图4及段落[0087]：开关（204， 即第四NMOS晶体管）的栅极接收反相时钟信号（IClk），其源极接地（VSS），漏极连接至节点VSL。段落[0087]：“The fourth NMOS transistor (i.e., switch 204) ... is configured to selectively couple the second terminal of the capacitor to the ground.” （此句是描述目标专利的，不应引用。对比文件实际描述是开关将VSL节点选择性耦合至地）。对比文件中未提及电容器的第二端子。 | 对比文件中的开关（204）响应于反相时钟信号（IClk），用于选择性地将逻辑电路的电源节点（VSL）耦合至地（VSS）。然而，目标专利中的开关（204）是用于选择性地将“电容器的第二端子”（即负端子，也是动态节点108）耦合至接地。对比文件的电路中没有公开目标专利中那种具有两个端子、且第二端子通过开关选择性接地的电容器结构。因此，技术特征G未被对比文件公开。 |
| **技术特征H：其特征在于，所述节点被偏置为低于接地的电压。** <br>《未公开》 | 对比文件在描述低功耗模式时，提到节点VSL的电压会“rise higher than VSS”（段落[0076]），即高于地电平。例如段落[0079]计算VM=0.3V时，VSL = VSS + 0.3V。从未提及将任何节点偏置到低于接地（VSS）的负电压。 | 将节点偏置为低于接地的负电压，是目标专利扩展比较器电压范围的核心技术手段（说明书[0009], [0026], [0044]）。对比文件在低功耗模式下，由于亚阈值电流流经电阻，导致逻辑电路的接地端节点（VSL）电压“升高”（rise higher）到高于VSS的正电压（图2，段落[0076]），目的是增加晶体管的背栅偏置和负的Vgs，以减小漏电流。这与目标专利的“负电压偏置”在电压极性、产生机制（主动电容放电 vs. 被动电阻压降）和目的（扩展工作范围 vs. 抑制漏电流）上完全相反。因此，技术特征H未被对比文件公开。 |
| **技术特征I：其特征在于，所述节点提供所述比较器的接地参考。** <br>《未公开》 | 在对比文件的图1A、4等中，节点VSL是逻辑电路（如反相器L）的“低电平电源端”，可以视为该逻辑电路的接地参考。段落[0075]：“VSS are applied directly to the inverter L”。 | 尽管对比文件中逻辑电路的VSL节点可以看作该电路的接地参考，但如前述，该节点在目标专利中是“动态节点”（108），专门为“比较器”（104）提供接地参考，并且该参考电压会在时钟控制下在接地和负电压之间切换。而对比文件中VSL节点是作为通用逻辑门（如反相器）的电源地，其电压变化是为了全局功耗管理，并非专门服务于一个差分比较器，且电压变化方向相反。由于技术特征B中的“比较器”本身未被公开，因此该节点作为“比较器的接地参考”这一特定关系也未公开。 |
| **技术特征J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管** <br>《未公开》 | 对比文件中的逻辑电路（如反相器L）包含晶体管。例如图1A的CMOS反相器包含PMOS晶体管MP和NMOS晶体管MN。MP的源极接VCL，栅极接输入IN；MN的源极接VSL，栅极接输入IN。 | 目标专利的比较器（104）中的第一晶体管（208）是专门用于响应差分输入对中的一个信号（Vin+），并与第二晶体管（210）配对，通过比较两者的放电速率来决定输出（说明书[0029], [0049]）。对比文件中的晶体管是作为标准逻辑门（反相器）的一部分，其功能是根据单一输入信号IN的高低，决定是否将输出拉到VCC或VSS，实现逻辑反相，而非进行差分信号的比较。两者电路结构和功能不同。因此，技术特征J未被对比文件公开。 |
| **技术特征K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。** <br>《未公开》 | 同上，对比文件中的逻辑门（如反相器）不包含用于差分比较的第二晶体管结构。其输出指示的是输入信号IN的逻辑电平，而非两个晶体管的放电速率比较。 | 目标专利的特征K限定了比较器的一种特定实现方式：一个动态锁存比较器，它基于两个晶体管（208, 210）对预充电节点（212, 214）的放电速率竞争来产生比较结果（说明书[0049]-[0050]）。这是比较器电路的一种具体类型。对比文件完全没有公开这种基于放电速率竞争的动态比较器结构。因此，技术特征K未被对比文件公开。 |
| **技术特征L：其特征在于，所述节点提供所述比较器的供电参考。** <br>《未公开》 | 在对比文件的图1A、4等中，节点VCL是逻辑电路（如反相器L）的“高电平电源端”，即供电参考。段落[0075]：“VCC and VSS are applied directly to the inverter L”。 | 与特征I类似，尽管对比文件的VCL节点可作为逻辑电路的供电参考，但目标专利中此特征对应于图4的实施例，其中动态节点（408）作为比较器（404）的供电参考，并且被偏置到高于Vdd的电压。对比文件中VCL节点在低功耗模式下电压会“drop lower than VCC”（段落[0076]），即降低，与目标专利的“升高”相反，且目的仍是降低功耗。由于图4实施例对应的比较器结构（特征M， N）未被公开，且电压变化方向相反，因此该特征未被公开。 |
| **技术特征M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管** <br>《未公开》 | 同特征J的分析，对比文件中的逻辑电路（如反相器）包含晶体管，但其功能和结构不同于目标专利图4中作为比较器一部分的PMOS晶体管（409, 410）。 | 目标专利图4的实施例中，比较器（404）由两个PMOS晶体管（409, 410）构成，其源极共接于作为供电参考的动态节点（408），栅极分别接收差分输入，用于对被放电节点进行充电（说明书[0054]）。这是比较器的一种替代实现方式。对比文件中的逻辑门晶体管并非用于此种差分比较和充电竞争机制。因此，技术特征M未被对比文件公开。 |
| **技术特征N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。** <br>《未公开》 | 同特征K的分析，对比文件没有公开基于两个晶体管充电速率竞争的比较器结构。 | 目标专利特征N描述了图4实施例中比较器的具体工作机理，即基于两个PMOS晶体管（409, 410）的充电速率竞争来生成比较输出（说明书[0061]）。对比文件完全没有公开这种电路结构和工作原理。因此，技术特征N未被对比文件公开。 |
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