对比文件名称：2005-09-29_US2005213414A_发明申请_US20050213414A1 Semiconductor integrated circuit device having power reduction mechanism
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
模型名称：GPT-4
根据目标专利说明书，该专利的核心在于一种通过受时钟控制的升压电路，在比较阶段将动态节点（作为比较器的接地参考或供电参考）的电压偏置到低于接地或高于电源电压的值，从而扩展比较器在低电源电压下的有效工作电压范围，确保输入晶体管在共模电压较低时仍能被激活（栅源电压大于阈值电压），以实现高速比较并降低功耗。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 | ||
| A：所述电路包括：锁存电路《直接公开》 | 图16B、17、24等实施例中公开了锁存电路（Latch circuit）。例如，[0160]段描述了图16A和16B所示的锁存电路，由两个NAND门组成。 | 对比文件多处公开了锁存电路，用于存储信息，其作用与目标专利中用于锁存比较器输出信号的锁存电路（如图1的102）相同，都是数字电路中常见的锁存功能。本领域技术人员能毫无疑义地确定。 | ||
| B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点《隐含公开》 | 图27及对应文字描述了一个NMOS动态电路（Embodiment 21）。[0146]段：“FIG. 27 shows an example of a circuit composed of N-channel MOS transistors only. In FIG. 27, PC represents a precharge signal, and IN1 and IN2 represent input signals.” 该电路在操作时根据输入IN1和IN2的状态决定输出OUT是保持预充电高电平还是被放电至低电平，实质上执行了比较（NOR）功能。其输出节点可视为耦合到一个具有动态电压的节点（通过开关和电阻RS与VSS连接）。 | 对比文件图27的电路是一个动态逻辑电路（预充电-求值逻辑），它响应输入信号（IN1, IN2）并产生相应的逻辑输出。该电路在功能上可被视为一种比较器（例如，实现NOR逻辑比较）。虽然目标专利明确为“差分输入信号对”，但图27的电路接收两个输入信号并产生基于其逻辑状态的输出，本领域技术人员可以理解，差分信号对是共模输入信号的一种具体形式，用于比较电压差。对比文件的该电路同样耦合至一个受控的电压节点（通过SS和RS与VSS相连）。因此，本领域技术人员有可能通过推理，认为对比文件隐含公开了一个响应于（多）输入信号、并耦合至动态电压节点的比较电路，其输出可用于驱动后续锁存电路（尽管图27未明确示出锁存，但锁存电路已在对比文件中广泛公开）。 | ||
| C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围《隐含公开》 | [0075]段及图1A：在低功耗模式，开关SC和SS关断，通过电阻RC和RS供电，导致节点VCL降低、VSL升高。[0078]段解释了VSL升高导致MN晶体管的源极电位升高，从而施加了背栅偏压并使栅源电压VGS变负，**增大了晶体管的阈值电压**并**减少了亚阈值电流**。图4、7等实施例用MOS晶体管实现了开关和电阻功能。 | 目标专利的“升压电路”核心功能是在比较阶段将动态节点电压偏置到更低（或更高）的电位，以增大比较器输入晶体管的栅源电压（Vgs），从而在低电源电压下扩展其有效工作范围（使Vgs > Vth）。对比文件中，在低功耗模式，通过插入电阻（或高阻态晶体管），使逻辑电路的电源节点（VCL, VSL）电压偏离VCC/VSS。这导致晶体管的源极电位变化（如VSL升高），从而改变了晶体管的栅源电压和背栅偏压。虽然对比文件明确描述此机制的目的是**减少亚阈值电流（降低功耗）**，而非“扩展供电电压范围”，但其技术手段的物理效应是改变了晶体管的有效驱动电压（Vgs）。本领域技术人员知晓，增大 | Vgs | 有助于晶体管在低电源电压下开启。因此，通过推理，对比文件所公开的“通过受控开关和电阻改变电路节点电压”的电路，有可能被用于实现“偏置节点以扩展比较器工作范围”的功能。两者都是通过主动偏移电源/地参考点电压来改善电路性能。 |
| D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器《未公开》 | 图4公开了包含反相器的控制电路。[0086]段：“Switching MOS transistors MC1 and MS1 are those that have large conductance... In a high-speed operation mode, MC1 and MS1 are turned on by bringing a signal φC to a low level and φS to a high level.” 信号φC和φS由控制电路产生，图中显示有反相器符号。 | 对比文件图4确实包含反相器，用于生成控制开关MC1和MS1的信号φC和φS。然而，该反相器是控制信号生成逻辑的一部分，其输出直接驱动开关晶体管的栅极，而不是如目标专利权利要求D所限定的、作为升压电路的一个组成部分“耦合在电源电压与接地之间”并且其输出耦合至电容器第一端子。目标专利中该第一反相器（如图2的202）是升压电路的核心，其输出在时钟控制下对电容器进行充放电。对比文件的反相器功能不同，未直接公开此特定结构特征。 | ||
| E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子《未公开》 | 对比文件中未发现明确描述“反相器输出直接耦合至电容器第一端子”的结构。图4、7等电路中的电容器（如果存在）通常用于滤波或作为寄生元件，其连接方式未明确图示或描述为与反相器输出直接相连以实现电压平移。 | 目标专利中，该特征限定了升压电路的具体实现：第一反相器受时钟驱动，其输出端直接连接到电容器的第一端子，通过控制该端子的电位，配合开关对电容器另一端（耦合至动态节点）的电压进行移位。对比文件没有公开这种利用反相器输出对电容器进行充放电以产生负电压或升压的具体电路拓扑。因此，本领域技术人员不能从对比文件中直接或通过合理推理得出该技术方案。 | ||
| F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号《直接公开》 | 图4及[0086]段：“In a high-speed operation mode, MC1 and MS1 are turned on by bringing a signal φC to a low level and φS to a high level. The voltage levels of φC and φS may be VSS and VCC, respectively...” 图4中明确画出了生成φC和φS的逻辑电路，其中包括反相器，用于生成互补的控制信号。 | 对比文件图4明确示出了用于生成互补控制信号φC和φS的逻辑电路，其中必然包含反相功能（例如，将时钟反相以得到φS）。这公开了“第二反相器，用于接收时钟信号并生成反相时钟信号”的特征。其作用与目标专利中生成反相时钟信号（IClk）以控制开关（如图2的204）的第二反相器（205）相同。 | ||
| G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。《未公开》 | 图4公开了开关晶体管MS1和MC1。[0086]段：“Switching MOS transistors MC1 and MS1 are those that have large conductance, and correspond to the switches SC and SS shown in FIG. 1A, respectively.” 但这些开关是选择性地将电源VCC/VSS耦合至内部节点VCL/VSL，而不是将电容器的第二端子选择性地耦合至地。 | 目标专利中，该开关（如图2的204）受反相时钟信号（IClk）控制，其特定功能是在复位阶段将电容器的第二端子（也是动态节点）耦合到接地，以便对电容器充电。对比文件公开的开关（如MS1）是耦合在电源（VSS）和电路节点（VSL）之间，用于在高速模式和低功耗模式间切换供电路径。两者虽然都是受控开关，但所连接的具体电路节点、控制信号以及所实现的功能（切换供电 vs. 电容器放电通路）不同。对比文件未公开将电容器特定端子选择性地耦合至接地的开关结构。 | ||
| H：其特征在于，所述节点被偏置为低于接地的电压。《未公开》 | 对比文件中描述，在低功耗模式下，节点VSL的电压会**升高**（rise higher than VSS），如[0075]段：“VSL rises higher than VSS”。这是通过电阻上的压降实现的，电压是高于地电位（正电压），而非低于地电位（负电压）。 | 目标专利的核心创新点之一是在比较阶段将动态节点偏置为**低于接地（负电压）**，从而显著提升比较器输入晶体管的栅源电压。对比文件在低功耗模式下，是通过电阻使节点电压**高于**地电位（VSL > VSS），其目的是通过背栅效应和负的Vgs来**减小**亚阈值电流，这与目标专利通过负电压**增大**Vgs以**激活**晶体管的目的相反。因此，对比文件既未直接公开也未隐含公开将节点偏置为负电压的技术特征。 | ||
| I：其特征在于，所述节点提供所述比较器的接地参考。《隐含公开》 | 图1A及[0075]段：在逆变器L中，NMOS晶体管MN的源极连接到节点VSL。[0078]段在分析亚阈值电流减少机制时，明确指出当输入IN为低电平时，MN的源极电位VSL上升。因此，节点VSL在功能上就是该逆变器电路中NMOS晶体管的源极参考地。 | 在对比文件的基本电路单元（如图1A的逆变器L）中，节点VSL直接连接到NMOS晶体管（MN）的源极，作为该晶体管电流路径的接地参考点。这等同于目标专利中动态节点108作为比较器（104）中NMOS晶体管（208, 210）源极的接地参考（如图2）。两者在电路中的作用相同：为晶体管的源极提供一个参考电位，该电位可以被电路主动控制。因此，本领域技术人员能够从对比文件中直接理解节点作为“接地参考”的作用。 | ||
| J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管《隐含公开》 | 图27：[0146]段描述了一个由N沟道MOS晶体管组成的动态电路。晶体管MN41和MN42的源极连接到节点VSL（通过开关SS和电阻RS），它们的栅极分别接收输入信号IN1和IN2。 | 对比文件图27的电路是一个动态比较电路（实现NOR功能）。其中，晶体管MN41和MN42的源极共同连接到受控的电压节点VSL（类似于接地参考），栅极分别接收输入信号IN1和IN2。这公开了“耦合至节点并响应于输入信号的晶体管”这一特征。虽然目标专利明确为“差分输入信号对的第一输入信号”，但图27的IN1和IN2可被视为两个独立的输入信号，本领域技术人员可以理解，将其中一个指定为差分对的正输入端是合理的推理。因此，该特征被对比文件隐含公开。 | ||
| K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。《未公开》 | 图27的电路输出OUT取决于MN41和MN42是否导通以对预充电节点放电。但该电路不是通过比较两个晶体管**放电速率的差异**来判定输入电压差，而是实现逻辑“或非”功能：只要IN1或IN2为高，OUT就被放电至低。它不比较两个输入信号的模拟电压大小，也不产生基于放电速率比较的差分输出。 | 目标专利的比较器（如图3）是一个真正的差分动态锁存比较器。它利用两个输入晶体管（208, 210）在动态节点被偏置为负电压时，对各自负载（预充电节点212, 214）的放电速率差异，来判定两个输入模拟电压（Vin+和Vin-）的相对大小。对比文件图27的电路是一个数字动态逻辑门（NOR），其输出是数字逻辑电平，仅取决于输入信号的逻辑状态（高或低），而不涉及对模拟电压差的精密比较和通过放电速率竞争来决定输出。两者工作原理和输出性质不同。因此，对比文件未公开该特征。 | ||
| L：其特征在于，所述节点提供所述比较器的供电参考。《隐含公开》 | 图1A及[0075]段：在逆变器L中，PMOS晶体管MP的源极连接到节点VCL。因此，节点VCL在功能上就是该逆变器电路中PMOS晶体管的源极供电参考。 | 类似于特征I，在对比文件的基本电路单元中，节点VCL直接连接到PMOS晶体管（MP）的源极，作为该晶体管电流路径的电源参考点。这等同于目标专利另一实施例（图4）中动态节点408作为比较器（404）中PMOS晶体管（409, 410）源极的供电参考。两者作用相同。因此，本领域技术人员能够从对比文件中直接理解节点作为“供电参考”的作用。 | ||
| M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管《隐含公开》 | 图1A的逆变器L中的PMOS晶体管MP，其源极耦合至节点VCL，栅极接收输入信号IN。当考虑差分输入时，可将IN视为第一输入信号。 | 此特征与特征J类似，但针对PMOS类型和供电参考。对比文件图1A的逆变器电路中，PMOS晶体管MP的源极耦合至供电参考节点VCL，栅极接收输入信号。这公开了“耦合至节点并响应于输入信号的晶体管”这一特征。虽然目标专利限定为差分对的第一输入信号，但对比文件的单端输入IN可以被合理地推演为此情形下的一个输入。因此，该特征被隐含公开。 | ||
| N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。《未公开》 | 对比文件没有公开由两个PMOS输入晶体管组成的、通过比较对负载节点的充电速率来决定差分输入大小的比较器电路。其基本电路单元（如逆变器）是单端输入，输出不涉及充电速率的比较。 | 目标专利图4的实施例描述了一种比较器，其使用PMOS输入晶体管（409, 410），并通过比较它们对被放电节点（412, 414）的充电速率来判定输入电压差。对比文件完全没有公开这种特定结构的差分比较器。其电路要么是数字逻辑门（不进行模拟比较），要么是单端电路。因此，该特征未被对比文件公开。 |
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