对比文件名称：2001-06-21_US2001004218A_发明申请_US20010004218A1 Semiconductor integrated circuit device having power reduction mechanism
目标专利名称：355用于扩展信号比较电压范围的电路和方法CN105009451B
模型名称：DeepSeek
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| 技术特征A：所述电路包括：锁存电路《直接公开》 | [图16B] 锁存电路由两个NAND门L1和L2组成；[图17] 锁存电路；[图24] 锁存电路。 | 对比文件明确公开了锁存电路。如图16B、17、24所示，对比文件中的锁存电路由逻辑门（如NAND门）构成，用于存储信息。这与目标专利中锁存比较器输出信号的作用相同。因此，本领域技术人员能毫无疑义地得出对比文件公开了“锁存电路”这一技术特征。 |
| 技术特征B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点《直接公开》 | [图28] 逻辑电路LC连接到高电位电源线VHH和低电位电源线VLL，其输出OUT连接到锁存/电平保持电路LH。开关SWH和SWL控制VHH和VLL与LC的连接。节点NH和NL的电压受开关控制而变化。 | 对比文件图28公开了逻辑电路LC（相当于比较器），其接收输入信号IN，并根据输入产生输出OUT至电平保持电路LH（相当于锁存功能）。LC通过开关SWH和SWL耦合至电源线VHH和VLL，开关的通断受控于时钟信号CK，导致节点NH和NL的电压动态变化。这相当于耦合至具有动态电压的节点。LC响应于输入信号（可视为差分对中的一侧）进行比较操作。因此，对比文件直接公开了技术特征B。 |
| 技术特征C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，《隐含公开》 | [图28] 开关SWH和SWL受控于控制脉冲CK，用于将逻辑电路LC连接到电源VHH和VLL或从其断开。在操作期间，开关导通，LC获得全部电源电压；在待机期间，开关关断，切断电流通路，并通过电平保持电路LH维持输出电平。 | 对比文件公开了受时钟CK控制的开关电路（SWH, SWL），其耦合至电源节点（VHH, VLL与LC之间的节点NH, NL）。通过控制这些开关，在需要高速操作时，为逻辑电路LC提供完整的电源电压；在需要低功耗时，切断电源通路。虽然对比文件的主要目的是降低待机功耗（通过切断漏电流路径），但其手段是通过时钟控制改变施加在逻辑电路上的有效电源电压或参考电压。本领域技术人员可以理解，通过选择开关的时序和控制方式，这种电路结构能够影响逻辑电路的有效工作电压范围，即“扩展供电电压范围”的一种实现方式。因此，该技术特征被对比文件隐含公开。 |
| 技术特征D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，《未公开》 | [图29] 反相器INV由MN2和MP2组成，但其源极分别通过开关MN1和MP1连接到VLL和VHH，并非直接耦合在电源和地之间。 | 目标专利中第一反相器（202）的PMOS和NMOS直接连接在电源Vdd和地Vss之间（见图2）。对比文件图29中的反相器INV（MN2, MP2）的源极分别连接到由开关MN1和MP1控制的节点NL和NH，并非直接耦合在固定的电源和地之间。对比文件没有公开一个其MOS管源漏极直接连接在电源和地之间的反相器作为升压电路的组成部分。因此，该特征未被公开。 |
| 技术特征E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子《未公开》 | 无相应内容。 | 对比文件中没有公开任何反相器的输出端耦合到一个电容器的第一端子。图29中的电路结构完全不同。因此，该特征未被公开。 |
| 技术特征F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号《未公开》 | 无相应内容。 | 对比文件中虽然使用了时钟CK及其反相信号CKB（如图29、30），但没有明确记载一个独立的“第二反相器”专门用于生成反相时钟信号。CKB可能由外部提供或通过其他方式生成。因此，该特征未被直接或隐含公开。 |
| 技术特征G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。《未公开》 | 无相应内容。 | 对比文件没有公开与电容器第二端子耦合的、由反相时钟信号控制的开关。因此，该特征未被公开。 |
| 技术特征H：其特征在于，所述节点被偏置为低于接地的电压。《未公开》 | [0008], [图1B] 在低功耗模式下，VSL上升高于VSS（即接地）。[图2] 显示VSL上升导致VGS变负，但这是相对于抬高的源极而言，源极电压本身仍高于地。 | 目标专利的核心之一是动态节点（108）被偏置到低于接地（Vss）的负电压。对比文件在低功耗模式下描述的是晶体管的源极电压VSL“上升高于VSS”（[0008]，图1B, 2），即变为正电压，而不是负电压。其机制是通过电阻上的压降使源极电位升高，从而减少亚阈值电流。这与目标专利中通过电容耦合产生负电压来“推升”共模电压、扩展输入范围的目的和手段均不同。因此，对比文件没有公开将节点偏置为低于接地电压的技术特征。 |
| 技术特征I：其特征在于，所述节点提供所述比较器的接地参考。《直接公开》 | [图29] 节点NL通过开关MN1连接到低电平电源VLL（例如接地），NMOS晶体管MN2的源极连接到节点NL。因此，节点NL为反相器INV中的MN2提供了接地参考。 | 对比文件图29中，NMOS晶体管MN2的源极连接到节点NL，而节点NL通过开关MN1最终连接到低电平电源VLL（可视为接地）。在开关导通时，节点NL为MN2提供接地参考。这与目标专利中动态节点（108）为比较器晶体管（208,210）提供接地参考的作用相同。因此，该特征被直接公开。 |
| 技术特征J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管《直接公开》 | [图29] 晶体管MN2（N型）的源极耦合至节点NL，栅极接收输入信号IN。IN可视为差分输入信号对中的一个。 | 对比文件图29中的反相器INV作为逻辑电路（相当于比较器），其包含晶体管MN2。MN2的源极耦合到节点NL，栅极接收输入信号IN。这符合“耦合至所述节点并响应于输入信号的第一晶体管”的描述。因此，该特征被直接公开。 |
| 技术特征K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。《未公开》 | 无相应内容。 | 对比文件图29中的反相器INV只有一个NMOS晶体管（MN2）和一个PMOS晶体管（MP2）响应于同一个输入信号IN，构成一个反相器，并非两个晶体管分别响应差分信号对的两个输入。对比文件没有公开基于两个晶体管放电速率差进行比较并输出结果的电路结构。因此，该特征未被公开。 |
| 技术特征L：其特征在于，所述节点提供所述比较器的供电参考。《直接公开》 | [图29] 节点NH通过开关MP1连接到高电平电源VHH，PMOS晶体管MP2的源极连接到节点NH。因此，节点NH为反相器INV中的MP2提供了供电参考。 | 对比文件图29中，PMOS晶体管MP2的源极连接到节点NH，而节点NH通过开关MP1最终连接到高电平电源VHH（供电电压）。在开关导通时，节点NH为MP2提供供电参考。这与目标专利中节点（如图4的408）作为比较器供电参考的作用相同。因此，该特征被直接公开。 |
| 技术特征M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管《直接公开》 | [图29] 晶体管MP2（P型）的源极耦合至节点NH，栅极接收输入信号IN。IN可视为输入信号。 | 对比文件图29中的反相器INV包含晶体管MP2。MP2的源极耦合到节点NH，栅极接收输入信号IN。这符合“耦合至所述节点并响应于第一输入信号的第一晶体管”的描述（此处第一输入信号即IN）。因此，该特征被直接公开。 |
| 技术特征N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。《未公开》 | 无相应内容。 | 如特征K所述，对比文件图29中的反相器INV并非由两个晶体管分别响应两个不同的输入信号（第二输入信号）的结构。它是一个简单的CMOS反相器。同时，对比文件也未公开基于两个晶体管对供电参考的充电速率进行比较的机制。因此，该特征未被公开。 |
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