对比文件名称：2011-12-20_US8081097B_发明授权_US08081097B2 Analog-to-digital converter and related calibrating comparator
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述电路包括：锁存电路<br>**判断结果**：《直接公开》 | [0032] "a latch unit 304, comprising a first comparing end CT1, a second comparing end CT2, a first output end OP1 and a second output end OP2. The latch unit 304 is utilized to compare the magnitude difference of the circuit parameters between the first comparing end CT1 and the second comparing end CT2, such that the output state of the first output end OP1 and the second output end OP2 can be decided." | 对比文件公开了一个锁存单元(latch unit)304，其包含第一比较端CT1、第二比较端CT2、第一输出端OP1和第二输出端OP2，用于根据两个比较端电路参数的差异来决定输出状态。这与目标专利中用于锁存比较结果的“锁存电路”在结构、功能上均相同。因此，技术特征A被对比文件直接公开。 |
| **技术特征B**：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点<br>**判断结果**：《隐含公开》 | [0032] "a positive input end IN_P, a negative input end IN_N... The positive input end IN_P and the negative input end IN_N is to receive respectively the positive polarity signal and the negative polarity signal of the differential sampling signal."<br>[0032] "a first controllable resistor 306... for regulating the resistance... according to the positive polarity signal... a second controllable resistor 308... for regulating the resistance... according to the negative polarity signal..."<br>[0032] "The latch unit 304... is utilized to compare the magnitude difference of the circuit parameters between the first comparing end CT1 and the second comparing end CT2..."<br>[0034] "the first comparing end CT1 is coupled to the source end of transistor MN1..." | 对比文件公开了具有正输入端IN_P和负输入端IN_N的校准比较器，用于接收差分采样信号。第一可控电阻306和第二可控电阻308分别响应于差分信号的正、负极性分量来调节其电阻，从而影响锁存单元304的比较过程。锁存单元304的比较端CT1/CT2的电压是动态变化的（例如在比较阶段放电，见[0028]），并且CT1/CT2分别耦合至晶体管MN1/MN2的源极，该源极节点（即CT1/CT2）的电压在比较期间是动态变化的。因此，对比文件隐含公开了一个响应于差分输入信号、耦合至锁存单元、并耦合至动态电压节点（CT1/CT2，以及通过可控电阻和使能开关耦合的共源节点）的比较器结构。 |
| **技术特征C**：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，<br>**判断结果**：《未公开》 | 无对应内容。 | 对比文件中的电路（如可控电容装置310、复位开关组件300、使能开关302）均用于实现校准功能、复位锁存状态或控制比较过程。没有任何电路被描述为用于“升压”或“扩展比较器的供电电压范围”。对比文件的目的是通过调节等效失调电压（EOV）来实现校准和数模转换，而非解决因电源电压降低导致的晶体管阈值电压相对过高、比较范围受限的问题。因此，技术特征C未被公开。 |
| **技术特征D**：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，<br>**判断结果**：《未公开》 | 无对应内容。 | 对比文件中的反相器（如附图4中实现锁存单元的INV1、INV2，以及可控电容装置中的反相器INV_1等）并非“耦合在电源电压与接地之间”以构成升压电路的一部分。它们用于构成锁存器或产生反相信号，功能与目标专利中用于驱动电容进行电压搬移的反相器不同。因此，技术特征D未被公开。 |
| **技术特征E**：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子<br>**判断结果**：《未公开》 | 无对应内容。 | 如特征D所述，对比文件中不存在目标专利所述结构的“第一反相器”。对比文件中存在响应于时钟信号的复位开关组件300和使能开关302，但其结构与目标专利中由PMOS和NMOS构成、输出驱动电容器第一端子的反相器不同。因此，技术特征E未被公开。 |
| **技术特征F**：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号<br>**判断结果**：《未公开》 | 无对应内容。 | 对比文件中存在反相器（例如可控电容装置310中的INV_1，用于产生数字数据的反相信号YD_1），但该反相器并非用于接收时钟信号并生成反相时钟信号以控制开关。对比文件中的时钟信号CLK直接用于控制使能开关302和复位开关组件300。因此，技术特征F未被公开。 |
| **技术特征G**：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。<br>**判断结果**：《未公开》 | 无对应内容。 | 对比文件中的开关（如使能开关302、复位开关组件中的晶体管、可控电容装置中的开关SP_1/SN_1等）均非响应于“反相时钟信号”以选择性地将电容器的第二端子耦合至接地。使能开关302响应于时钟信号CLK本身，用于将可控电阻的公共端耦合至地，但这与目标专利中开关耦合在电容器第二端子和地之间的结构、作用和信号控制均不同。因此，技术特征G未被公开。 |
| **技术特征H**：其特征在于，所述节点被偏置为低于接地的电压。<br>**判断结果**：《未公开》 | 无对应内容。 | 这是目标专利的核心发明点之一。对比文件中，无论是锁存单元的比较端CT1/CT2，还是使能开关302的公共端，其电压在比较阶段都是从高电平（如VCC）向低电平（地）放电的过程（见[0028]），从未被描述或暗示可以降低到“低于接地的电压”（即负电压）。对比文件电路的工作电压范围始终在电源和地之间。因此，技术特征H未被公开。 |
| **技术特征I**：其特征在于，所述节点提供所述比较器的接地参考。<br>**判断结果**：《未公开》 | [0032] "an enable switch 302... a third end coupled to a ground end..."<br>[0034] "The enable switch 302 can be realized by the transistor MN5, and is able to conduct current while the clock signal CLK is asserted HIGH, and is utilized to initiate the comparing process..." | 在对比文件中，晶体管的源极（如MN1/MN2的源极，即比较端CT1/CT2）通过可控电阻（MN3/MN4）和使能开关（MN5）最终耦合至地（GND）。在比较阶段（CLK为高），使能开关导通，该节点被拉向地电位，作为电流的接地路径。但此节点并非作为“比较器的接地参考”以扩展其电压范围，而是作为放电回路的一部分。目标专利中动态节点被主动偏置为负电压以抬升比较器输入管的栅源电压，作用本质不同。因此，技术特征I未被公开。 |
| **技术特征J**：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管<br>**判断结果**：《隐含公开》 | [0034] "The first controllable resistor 306 and the second controllable resistor 308 are realized by transistors MN3 and MN4, respectively. The gate ends of ... are connected respectively to the positive input end IN_P and the negative end IN_N..."<br>[0034] "the first comparing end CT1 is coupled to the source end of transistor MN1..." | 对比文件中，晶体管MN3的栅极接收差分信号的正极性分量（IN_P），其源极通过使能开关MN5的公共节点间接耦合至地（可视为一个动态节点），其漏极连接至比较端CT1（即MN1的源极）。虽然MN3被描述为可控“电阻”，但其本质是一个栅极受输入信号控制的NMOS晶体管，其导通程度受输入电压调制，从而影响CT1节点的放电速率。这隐含公开了“耦合至节点并响应于差分输入信号对的第一输入信号的第一晶体管”这一特征。 |
| **技术特征K**：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。<br>**判断结果**：《隐含公开》 | [0034] "The first controllable resistor 306 and the second controllable resistor 308 are realized by transistors MN3 and MN4, respectively. The gate ends of ... are connected respectively to the positive input end IN_P and the negative end IN_N..."<br>[0028] "For example, when the voltage of the first comparing end CT1 decays with a higher speed, the first output end OP1 will be asserted HIGH in the final stable state..."<br>[0034] "...the inverter (INV1 or INV2) which has stronger driving capability will decide the final output state of the latch unit 304..." | 对比文件中，晶体管MN4的栅极接收差分信号的负极性分量（IN_N），其源极与MN3的源极共接至使能开关MN5，其漏极连接至比较端CT2（即MN2的源极）。MN3和MN4的导通状态分别受Vin+和Vin-控制，从而影响CT1和CT2节点通过MN3-MN5和MN4-MN5路径到地的放电速率。锁存单元的输出状态（如OP1）最终由CT1和CT2的电压衰减速度决定（见[0028]）。这隐含公开了通过两个受输入信号控制的晶体管（MN3， MN4）到地的放电速率比较，并由此决定比较器输出的技术特征。 |
| **技术特征L**：其特征在于，所述节点提供所述比较器的供电参考。<br>**判断结果**：《未公开》 | 无对应内容。 | 这是目标专利的另一种实施方式（例如图4的PMOS比较器）。在对比文件中，所有电路均以地为参考，不存在将动态节点作为“供电参考”（即电源端）并将其电压升到高于Vdd的配置。因此，技术特征L未被公开。 |
| **技术特征M**：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管<br>**判断结果**：《未公开》 | 无对应内容。 | 技术特征M是特征J在另一种实施方式（PMOS比较器）下的表述。对比文件中不存在以动态节点作为供电参考的PMOS输入对管比较器结构（如图4所示）。因此，技术特征M未被公开。 |
| **技术特征N**：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。<br>**判断结果**：《未公开》 | 无对应内容。 | 技术特征N是特征K在另一种实施方式（PMOS比较器）下的表述。对比文件中不存在相应的充电速率比较机制。因此，技术特征N未被公开。 |
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