对比文件名称：2003-03-06_US2003042965A_发明申请_US20030042965A1 Semiconductor device
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
模型名称：深度求索 DeepSeek
## 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述电路包括：锁存电路<br>《直接公开》 | 对比文件说明书[0039]段：“The level shifting circuit LSC forms a basic latch structure with PMOS transistors MP1, MP2 as loads, ...”。 译文：电平转换电路LSC与作为负载的PMOS晶体管MP1、MP2形成基本锁存结构，... | 对比文件明确公开了其电平转换电路（LSC）包含一个基本的锁存结构（latch structure），该锁存电路由交叉耦合的负载晶体管（如MP1、MP2）等构成。这与目标专利中“锁存电路”的技术特征相同，其作用是锁存比较或转换后的输出信号。因此，该技术特征被对比文件直接公开。 |
| **技术特征B**：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点<br>《隐含公开》 | 对比文件说明书[0039]段：“input NMOS transistors MN1, MN2 for receiving small-amplitude input signals, ...”。 以及[0039]段描述了节点nd1, nd2, nd3, nd4。 译文：用于接收小幅度输入信号的输入NMOS晶体管MN1、MN2，... | 目标专利中的“比较器”响应于差分输入信号对，并耦合至锁存电路和动态节点。在对比文件中，输入晶体管MN1和MN2构成差分对，接收互补的输入信号（IN和经由反相器INV1生成的/IN）。这些输入晶体管与负载晶体管MP1、MP2等共同构成电平转换电路，其功能类似于一个比较/放大单元，其输出（o1, o2）耦合至后续电路（可视为锁存功能的一部分）。节点nd1、nd2、nd3、nd4的电压在操作中是动态变化的。虽然对比文件未明确使用“比较器”一词，但其“电平转换电路（LSC）”接收差分输入并产生输出，实质上执行了信号比较/转换功能，且耦合至锁存结构和动态节点。因此，本领域技术人员能够合理推断出该技术特征。 |
| **技术特征C**：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，<br>《隐含公开》 | 对比文件说明书[0039]段：“Furthermore, the second characteristic of the present invention is to provide a gate boosting circuit (GBST) for controlling voltages at the gates of the withstand-voltage-enhancement NMOS transistors MN3, MN4 with input signals such that signal amplitude levels can be converted even if the power supply voltages are low.” 以及[0041]段对GBST1的描述。 译文：此外，本发明的第二特征是提供门升压电路（GBST），用于利用输入信号控制耐压增强NMOS晶体管MN3、MN4的栅极电压，使得即使在电源电压较低时也能转换信号幅度电平。 | 目标专利的“受时钟控制升压电路”通过偏置动态节点（比较器的接地参考或电源参考）来扩展比较器的有效电压范围。对比文件中的“门升压电路（GBST）”包括电容性元件C1、C2等，其作用是在输入信号跳变时，将耐压增强晶体管MN3、MN4的栅极电压（节点nd1、nd2）从VDD暂时抬升到VDD+ΔV，从而在低VDD电压下更可靠地开启这些晶体管，实现电平转换。这实质上是通过动态偏置关键节点（栅极）来扩展电路在低供电电压下的工作范围。虽然偏置的具体节点（栅极 vs 源极）和目标（开启晶体管 vs 扩展共模范围）在细节上有所不同，但其核心思想“使用受控升压电路来克服低电源电压下的操作限制，扩展有效工作范围”是相通的。本领域技术人员有可能通过对比文件的内容进行推理，得出使用类似升压技术来偏置节点以扩展工作范围的方案。 |
| **技术特征D**：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，<br>《直接公开》 | 对比文件说明书[0041]段：“GBST1 includes a capacitive element C1, a pull-up PMOS transistor MP, and a PMOS transistor MP5 connected to an input signal.” 结合图1，PMOS晶体管MP5和NMOS晶体管MN?（图中标注，文字未明确编号）构成了一个反相器，其输入端接输入信号，输出端接电容C1。其电源为VDD，接地为VSS。 译文：GBST1包括电容性元件C1、上拉PMOS晶体管MP5和连接到输入信号的PMOS晶体管MP5。 | 对比文件图1明确显示，在GBST1部分，有一个反相器（由PMOS和NMOS组成），其输入端接收输入信号（IN或/IN），输出端连接到电容C1的一端。该反相器连接在电源VDD和地VSS之间。这与目标专利特征D描述的“耦合在电源电压与接地之间的第一反相器”完全对应。其作用均是响应于输入信号（在目标专利中是时钟信号，在对比文件中是输入数据信号）产生驱动电容器的信号。因此，该技术特征被对比文件直接公开。 |
| **技术特征E**：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子<br>《隐含公开》 | 对比文件说明书[0041]段：“... a PMOS transistor MP5 connected to an input signal.” 以及图1显示该反相器输出接至电容C1。 译文：...连接到输入信号的PMOS晶体管MP5。 | 在目标专利中，第一反相器响应于时钟信号（Clk）。在对比文件中，第一反相器响应于输入信号（IN或其反相信号）。虽然驱动的信号类型不同（时钟 vs 数据），但两者都是受外部信号控制以产生输出的逻辑门。此外，对比文件明确记载该反相器的输出连接到电容性元件C1的第一端子（即栅极升压电容）。因此，本领域技术人员可以毫无疑义地得出“反相器响应于一个控制信号且其输出耦合至电容器”的技术方案。考虑到时钟信号也是一种特殊的控制信号，该特征被对比文件隐含公开。 |
| **技术特征F**：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号<br>《直接公开》 | 对比文件说明书[0039]段：“The level shifting circuit may be configured without using an inverter INV1, ...” 以及图1明确显示了反相器INV1。INV1的输入是IN，输出是/IN。 译文：电平转换电路可以不使用反相器INV1来配置... | 对比文件图1中明确包含一个反相器INV1，其接收输入信号IN，并生成其反相信号/IN。虽然INV1处理的是数据信号而非专门的时钟信号，但其功能与目标专利中的“第二反相器”完全相同：接收一个信号并产生其反相版本。在目标专利中，第二反相器用于生成反相时钟信号（IClk）；在对比文件中，INV1用于生成互补的差分输入信号。从电路结构和功能上看，两者是相同的。因此，该技术特征被对比文件直接公开。 |
| **技术特征G**：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。<br>《隐含公开》 | 对比文件说明书[0041]段：“MP6 has a gate voltage that is constantly at the VSS level (in the “on” state). MP6 has a function of keeping the voltage at the node nd1 at the VDD level during power-on conditions...” 结合图1，晶体管MP6（PMOS）的源极接VDD（或类似电位），漏极接节点nd1（电容C1一端），栅极接地，常开。但其作用与目标专利的开关（将电容第二端子选择性接地）不完全相同。对比文件中，电容C1的另一端（第二端子）是晶体管的栅极或连接点，并未明确显示一个受反相信号控制的开关将其接地。 | 目标专利中的开关（如NMOS晶体管204）响应于反相时钟信号，选择性地将电容器的第二端子耦合至地。对比文件中，GBST电路包含电容C1和晶体管MP5、MP6等，但未明确描述一个完全相同的、由反相时钟信号控制的开关将电容第二端子接地的结构。对比文件图1中，电容C1的一端（第一端子）接反相器输出，另一端（第二端子）接节点nd1（MN3栅极），而nd1通过常通晶体管MP6接到VDD，并非通过一个开关接地。因此，对比文件没有直接公开该开关结构。尽管对比文件为了实现类似的开压功能使用了电容和晶体管，但具体实现方式（开关的控制信号和连接对象）不同。本领域技术人员无法从对比文件中毫无疑义地得出或必然推理出该特定开关结构。因此，该技术特征未被对比文件直接公开或隐含公开。 |
| **技术特征H**：其特征在于，所述节点被偏置为低于接地的电压。<br>《未公开》 | 对比文件说明书[0072]段：“... the substrate voltage on the NMOS transistor side is set to the VBGN potential level that is smaller than the VSS (0 V) level...” 译文：...NMOS晶体管侧的衬底电压被设置为小于VSS（0V）电平的VBGN电位电平... | 目标专利的核心特征之一是通过受时钟控制升压电路将动态节点（作为比较器的接地参考）偏置到低于地（VSS）的负电压，从而扩展比较器的输入共模范围。对比文件中提到了负电压VBGN，但它是作为整个电路的衬底偏置电源或输出信号的负电源（如VBGN），而不是作为一个内部“动态节点”在时钟控制下被临时偏置到负电压以扩展比较器范围。对比文件中的升压电路（GBST）是将栅极电压抬升到高于VDD（正升压），而不是将源极或某个参考节点拉低到负电压。两者的技术手段和目的存在本质区别。因此，对比文件未公开该技术特征。 |
| **技术特征I**：其特征在于，所述节点提供所述比较器的接地参考。<br>《隐含公开》 | 对比文件说明书[0039]段描述了节点nd3, nd4位于输入晶体管MN1、MN2和耐压增强晶体管MN3、MN4之间。输入晶体管MN1、MN2的源极接VSS（地）。 译文：...描述了节点nd3、nd4... | 在目标专利中，动态节点（108）在NMOS比较器实施例中提供比较器晶体管的源极接地参考。在对比文件中，输入晶体管MN1、MN2（相当于比较器的输入对管）的源极直接连接到VSS（地）。虽然存在动态节点nd3、nd4，但它们位于输入晶体管的漏极和耐压增强晶体管的源极之间，并非作为输入晶体管的源极参考点。因此，对比文件中输入晶体管MN1、MN2的接地参考是固定的VSS，而不是一个可被偏置的动态节点。本领域技术人员无法从对比文件中推理出节点提供比较器的可偏置接地参考。因此，该技术特征未被对比文件公开。 |
| **技术特征J**：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管<br>《直接公开》 | 对比文件说明书[0039]段：“input NMOS transistors MN1, MN2 for receiving small-amplitude input signals”。图1显示MN1的栅极接收输入IN（第一输入信号），其源极接VSS，漏极接节点nd3。 译文：用于接收小幅度输入信号的输入NMOS晶体管MN1、MN2。 | 对比文件明确公开了输入NMOS晶体管MN1，其栅极接收差分输入信号对中的一个（IN），其源极耦合到地（VSS），漏极耦合到节点nd3。这与目标专利特征J的描述“耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管”完全一致。虽然目标专利中该节点是动态节点（可偏置），而对比文件中MN1的源极节点是固定地，但“耦合至节点并响应于输入信号”的结构是直接公开的。 |
| **技术特征K**：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。<br>《隐含公开》 | 对比文件说明书[0039]段：“input NMOS transistors MN1, MN2 for receiving small-amplitude input signals”。图1显示MN2的栅极接收反相输入/IN（第二输入信号），其源极接VSS，漏极接节点nd4。关于输出指示放电速率，对比文件描述了电平转换操作：当IN高时，MN1导通，将输出o1拉低；当/IN高时，MN2导通，将输出o2拉低。这本质上反映了哪一侧的输入晶体管导通更强，从而对输出节点放电更快。 译文：用于接收小幅度输入信号的输入NMOS晶体管MN1、MN2。 | 对比文件直接公开了第二晶体管MN2，其耦合至节点nd4并响应于第二输入信号（/IN）。关于“输出指示放电速率比较”，目标专利的比较器基于两个晶体管对预充电节点的放电速率差来产生输出。对比文件的电平转换电路也基于差分输入对MN1和MN2的导通状态，来决定哪个输出节点（o1或o2）被拉低（即放电）。虽然对比文件没有明确使用“放电速率”一词，但其工作原理是：输入电压高的那一侧晶体管导通更强，使其所在支路对输出节点的下拉作用更强，从而导致输出翻转。这隐含了通过比较两个晶体管的下拉（放电）能力来决定输出逻辑。因此，本领域技术人员能够从对比文件描述的电路操作中推理出该功能特征。 |
| **技术特征L**：其特征在于，所述节点提供所述比较器的供电参考。<br>《未公开》 | 对比文件未描述将动态节点作为PMOS晶体管的源极供电参考。图1中负载PMOS晶体管MP1、MP2的源极接VDDQ（高电源）。 | 目标专利的另一个实施例（图4）中，动态节点（408）作为比较器（PMOS输入对）的供电参考（源极接动态节点）。对比文件中没有这样的设置。其PMOS负载晶体管的源极接固定高电源VDDQ。因此，该技术特征未被对比文件公开。 |
| **技术特征M**：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管<br>《未公开》 | 此特征与特征J、K、L、N属于不同的比较器架构（PMOS输入对，节点为供电参考）。对比文件未公开PMOS晶体管作为输入对并耦合到可偏置供电节点的比较器结构。 | 该技术特征涉及目标专利的PMOS输入对比较器实施例。对比文件的电平转换电路使用NMOS作为输入对（MN1, MN2），其源极接固定地，并未公开使用PMOS作为输入对且其源极耦合到一个可偏置的动态节点（作为供电参考）的结构。因此，该技术特征未被对比文件公开。 |
| **技术特征N**：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。<br>《未公开》 | 同上，该特征属于PMOS输入对比较器实施例。对比文件未公开此类结构。 | 该技术特征与特征M属于同一实施例，描述了PMOS输入对比较器基于充电速率的比较输出。对比文件未公开使用PMOS输入对且其源极接动态供电节点的比较器架构，更未公开基于充电速率比较的输出机制。因此，该技术特征未被对比文件公开。 |
## 输出代码
<<<A>>><<<D>>><<<F>>><<<J>>>
<<<b>>><<<c>>><<<e>>><<<k>>>