对比文件名称：2004-09-14_US6791369B_发明授权_US06791369B1 Clock presence detector comparing differential clock to common-mode voltage
目标专利名称：用于扩展信号比较电压范围的电路和方法 CN105009451B
本次调用模型名称：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A《直接公开》** | 图7及对应说明书描述：“Node N3 is again inverted by inverter 68 to drive power-down signal PDN.” 以及图8中明确示出了反相器68。 | 对比文件公开了包含反相器68的电路，该反相器构成一个锁存或输出级电路，用于锁存和输出检测结果（PDN信号）。虽然目标专利的锁存电路102用于锁存比较输出信号110，而对比文件的反相器68用于锁存时钟存在检测结果，但两者均是用于锁存逻辑状态的电路。根据宽松的隐含公开判断标准，本领域技术人员可以理解反相器是实现锁存功能的基本单元之一，因此对比文件隐含公开了“锁存电路”这一技术特征。 |
| **技术特征B《直接公开》** | 图7及对应说明书描述：“Differential clock line CK+ is applied to the gate of n-channel differential transistor 84, while differential clock line CK− is applied to the gate of n-channel differential transistor 64.”；“The sources of n-channel differential transistors 84, 64 are connected together as node N1”。以及“Node N3 is again inverted by inverter 68 to drive power-down signal PDN.” | 对比文件明确公开了一个响应于差分输入信号对（CK+, CK-）的比较电路，该电路由差分晶体管对84和64构成。晶体管84和64的源极共同连接至节点N1，该节点具有动态电压（其电压随CK+和CK-相对于共模电压VCM的变化而变化）。该比较电路的输出通过节点N2、晶体管52、反相器68等影响最终的输出信号PDN。因此，对比文件直接公开了“响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点”这一技术特征。 |
| **技术特征C《未公开》** | 无对应内容。 | 目标专利的“受时钟控制升压电路”核心功能是“扩展所述比较器的供电电压范围”，其手段是通过时钟信号控制，将动态节点偏置到低于接地的负电压或高于电源的正电压，从而扩大比较器输入晶体管的栅源电压差，使其在低电源电压下仍能工作在饱和区。对比文件中的电路（如图7）目的是检测差分时钟的包络（即峰值电压差），以判断时钟是否存在。其电路中的电容器86、电流源48、78等元件用于积分和电平转换，并非为了扩展比较器本身的供电电压范围。两者目的、功能和工作原理均不相同。因此，对比文件既未直接公开也未隐含公开该技术特征。 |
| **技术特征D《未公开》** | 图7及对应说明书描述：“Node N3 is again inverted by inverter 68 to drive power-down signal PDN.” 图8中示出了该反相器。 | 目标专利中“耦合在电源电压与接地之间的第一反相器”（如图2中的202）是受时钟控制升压电路的一部分，其输入端接收时钟信号Clk，输出端控制电容器206的充电。对比文件中确实存在反相器68，它耦合在电源和地之间，但其输入端连接的是前级电路节点N3，输出为PDN，并非用于响应外部时钟信号以控制升压电容。虽然结构上都是电源到地的反相器，但它们在电路中所处的位置、接收的信号和所起的作用完全不同。因此，对比文件未公开目标专利中具有特定功能和连接关系的“第一反相器”。 |
| **技术特征E《未公开》** | 无对应内容。 | 技术特征E限定了第一反相器“响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子”。对比文件中的反相器68不响应外部时钟信号Clk，其输出（PDN）也未耦合至任何电容器的第一端子（电容器86的一端接节点N2，另一端接地）。因此，该特征未被对比文件公开。 |
| **技术特征F《未公开》** | 无对应内容。 | 技术特征F限定了“第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号”。对比文件中不存在这样一个接收外部时钟信号并生成其反相信号的第二反相器。图7中的反相器68并非用于此目的。因此，该特征未被对比文件公开。 |
| **技术特征G《未公开》** | 无对应内容。 | 技术特征G限定了“开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地”。对比文件中不存在这样的开关。图7中电容器86的第二端子（下端）通过一个电流源48连接至电源，并非通过一个受反相时钟控制的开关选择性接地。因此，该特征未被对比文件公开。 |
| **技术特征H《未公开》** | 无对应内容。 | 技术特征H是“所述节点被偏置为低于接地的电压”。这是目标专利实现电压范围扩展的关键，通过将动态节点（如108）拉到负电位来实现。对比文件中的所有节点（如N1, N2, N3）均在正电压范围内工作，没有任何描述或暗示节点被偏置到低于地（GND）的负电压。因此，该特征未被对比文件公开。 |
| **技术特征I《未公开》** | 图7及对应说明书描述：“The sources of n-channel differential transistors 84, 64 are connected together as node N1 and to current source 78 to ground.” | 目标专利中，节点（108）在比较阶段作为比较器（104）的接地参考（即晶体管的源极电位被拉低至负压）。对比文件中，节点N1是差分对84、64的源极公共节点，但它通过一个电流源78连接到地，其电位在正电压范围内浮动，并非作为“接地参考”。实际上，地（GND）才是电路的接地参考。两者作用不同。因此，该特征未被对比文件公开。 |
| **技术特征J《直接公开》** | 图7及对应说明书描述：“Differential clock line CK+ is applied to the gate of n-channel differential transistor 84”；“The sources of n-channel differential transistors 84, 64 are connected together as node N1”。 | 对比文件明确公开了n沟道晶体管84，其栅极接收差分输入信号对的第一输入信号CK+，其源极连接到节点N1。这与技术特征J“耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管”的描述完全一致。因此，该特征被对比文件直接公开。 |
| **技术特征K《未公开》** | 图7及对应说明书描述：“Differential clock line CK− is applied to the gate of n-channel differential transistor 64”；以及整个电路通过电容86的充放电来产生输出PDN。 | 对比文件公开了第二晶体管64，其栅极接收第二输入信号CK-，源极连接节点N1。然而，技术特征K进一步限定了“所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率”。目标专利的输出（如Out， OutB）是通过锁存电路比较两个预充电节点的放电速率产生的。对比文件的输出PDN是通过检测电容86上的平均电压（包络）来指示时钟是否存在，并非通过比较两个晶体管分别对某个节点的放电速率来产生。两者输出信号的产生机制和所指示的物理意义完全不同。因此，对比文件未公开技术特征K中关于输出指示放电速率比较的限定特征。 |
| **技术特征L《未公开》** | 无对应内容。 | 技术特征L是“所述节点提供所述比较器的供电参考”。这对应于目标专利图4的实施例，其中动态节点408被上拉至高于Vdd的电压作为PMOS比较器对的供电参考。对比文件中没有任何节点被用作高于电源的供电参考。节点N1是NMOS差分对的源极节点，连接的是电流源到地，而非供电参考。因此，该特征未被对比文件公开。 |
| **技术特征M《未公开》** | 图7及对应说明书描述：“Differential clock line CK+ is applied to the gate of n-channel differential transistor 84”；“The sources of n-channel differential transistors 84, 64 are connected together as node N1”。 | 对比文件公开了第一晶体管84耦合至节点N1并响应于第一输入信号CK+。这与技术特征M的描述在结构上部分一致。然而，技术特征M是与特征L、N共同限定图4的PMOS比较器实施例。对比文件的晶体管是NMOS，且节点N1的作用并非“供电参考”（见特征L论述）。因此，虽然晶体管和节点的连接关系类似，但所处的电路架构和所起的作用（NMOS对地电流源 vs PMOS对电源上拉）不同。结合特征L、N的整体方案未被公开，因此特征M单独视为未被公开。 |
| **技术特征N《未公开》** | 图7及对应说明书描述：“Differential clock line CK− is applied to the gate of n-channel differential transistor 64”。以及关于输出PDN产生方式的描述。 | 类似地，对比文件公开了第二晶体管64。但技术特征N限定了“所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率”。这与目标专利图4的PMOS比较器充电机制相关。对比文件的输出机制是基于包络检测，而非比较两个晶体管的充电速率。因此，该特征未被对比文件公开。 |
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