**对比文件名称**：1996-12-10_US5583457A_发明授权_US5583457A Semiconductor integrated circuit device having power reduction mechanism
**目标专利名称**：用于扩展信号比较电压范围的电路和方法 CN105009451B
**模型名称**：GPT-4
根据目标专利说明书对技术特征的解释，并结合对比文件US5583457A的公开内容，现创建特征比对表格如下：
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A：所述电路包括：锁存电路**<br>《直接公开》 | 说明书[0068]段：“FIG. 16A will be described as an example... FIG. 16B shows a circuit diagram.” <br> 图16B及相关描述公开了由两个与非门（NAND gates）构成的锁存电路（latch circuit）。 | 对比文件明确公开了锁存电路（latch circuit）的具体实施方式（例如图16A、16B、17）。该锁存电路在对比文件中用于保持信息，其作用（存储逻辑状态）与本领域常规锁存电路作用相同。因此，本领域技术人员能毫无疑义地得出对比文件公开了“锁存电路”这一技术特征。 |
| **技术特征B：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点**<br>《未公开》 | 说明书[0118]段：“FIG. 27 shows an example of a circuit composed of N-channel MOS transistors only... this circuit outputs the NOR of IN1 and IN2.” <br> 图27公开了一个由NMOS晶体管构成的动态电路，其输出节点在预充电阶段被充电至高电平，在求值阶段根据输入信号放电。 | 对比文件图27公开了一种动态逻辑电路（NMOS动态电路），其响应于输入信号IN1和IN2，并具有一个动态变化的输出节点（OUT）。然而，该电路是一个实现“或非”（NOR）逻辑功能的动态门，并非目标专利中定义的、用于比较两个差分输入信号以输出比较结果的“比较器”。目标专利的比较器（如图2-3中的104）核心功能是基于两个晶体管的放电速率差来判定输入信号的相对大小，并耦合至锁存电路以锁存结果。对比文件的动态电路并未公开这种特定的比较器结构及其与锁存电路的耦合关系。虽然动态节点电压会变化，但其作用是实现逻辑功能而非专门用于扩展比较器的电压范围。因此，该特征既未被直接公开，也未被隐含公开。 |
| **技术特征C：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围**<br>《未公开》 | 说明书[0120]-[0121]段：“FIG. 28 shows a circuit for solving these problems... a sort of latch circuit (a level-hold circuit) for holding a voltage level is provided at the output thereof.” <br> 图28-34及相关描述公开了由开关（SWH, SWL）和电平保持电路（LH）构成的电路，开关受时钟（CK）控制，用于在操作期间连接逻辑电路与电源，在待机期间断开以减少亚阈值电流。 | 对比文件公开了一种受时钟控制的开关电路，用于在操作阶段将逻辑电路连接到电源（VHH/VLL），在待机阶段断开以切断电流路径。然而，该电路的作用是**降低功耗**（通过切断待机时的漏电流），而非**扩展比较器的供电电压范围**。目标专利的“受时钟控制升压电路”核心作用是通过在比较阶段将动态节点偏置到低于地电位（负电压）或高于电源电压，来“推升”或扩展比较器输入信号的共模电压范围，从而在低电源电压下确保比较器晶体管有足够的栅源电压来工作。对比文件的电路完全没有公开这种“升压”或“扩展电压范围”的意图、结构或效果。因此，该特征未被公开。 |
| **技术特征D：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器**<br>《未公开》 | 说明书[0122]段：“FIG. 29 shows an embodiment in which the present invention is applied to a CMOS inverter... A CMOS inverter INV composed of an NMOS transistor MN2 and a PMOS transistor MP2 is connected to MN1 and MP1.” <br> 图29公开了一个CMOS反相器（INV），但其作为被控制的逻辑电路，而不是升压电路的组成部分。开关是晶体管MN1和MP1。 | 对比文件图29中的反相器（INV）是核心逻辑电路（一个CMOS反相器），其电源端通过开关晶体管（MN1, MP1）连接到电源线。这个反相器并非如目标专利权利要求中所限定的、作为“受时钟控制升压电路”的一个组成部分（即升压电路自身包含的反相器）。目标专利中（如图2），第一反相器（202）是升压电路的组成部分，用于响应时钟信号来控制电容器的充电。两者在电路中的位置、连接关系和功能均不相同。因此，该特征未被公开。 |
| **技术特征E：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子**<br>《未公开》 | 无相应内容。 | 对比文件中没有公开任何反相器的输出端连接至电容器的第一端子的结构。目标专利中该结构用于通过反相器控制对电容器的充电（复位阶段）和放电（比较阶段），从而在电容器第二端子产生负压。对比文件缺乏这一关键连接关系。因此，该特征未被公开。 |
| **技术特征F：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号**<br>《隐含公开》 | 说明书[0122]段：“A control pulse CK is inputted to the gate of the NMOS transistor MN1 and a control pulse CKB is inputted to the gate of the PMOS transistor MP1. CKB represents a complementary signal of CK.” | 对比文件明确提到控制脉冲CKB是CK的互补信号（complementary signal）。虽然未明确画出生成CKB的具体电路，但生成功率互补的时钟信号是本领域数字电路设计中的公知常识和常规技术手段。例如，使用一个反相器对CK进行反相即可得到CKB。因此，本领域技术人员能够毫无困难地从对比文件公开的“需要互补时钟信号”这一需求，合理推断出使用“第二反相器”来生成反相时钟信号。该特征被隐含公开。 |
| **技术特征G：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地**<br>《未公开》 | 无相应内容。 | 对比文件中没有公开任何电容器，更没有公开一个响应于反相时钟信号、用于将电容器第二端子选择性接地的开关。目标专利中该开关（如图2中的204）与电容器、反相器共同构成产生负压的升压电路。对比文件完全缺失这一整体结构和连接关系。因此，该特征未被公开。 |
| **技术特征H：其特征在于，所述节点被偏置为低于接地的电压**<br>《未公开》 | 无相应内容。 | 对比文件中所有电路的工作电压范围均在电源电压（VCC/VHH）和地（VSS/VLL）之间。其开关电路在待机时断开连接，可能导致逻辑电路内部节点电压浮动，但从未教导或暗示将任何节点偏置到**低于地电位（负电压）**。目标专利通过升压电路产生负压来扩展共模范围是核心发明点。因此，该特征未被公开。 |
| **技术特征I：其特征在于，所述节点提供所述比较器的接地参考**<br>《未公开》 | 说明书[0122]段：“The sources of the PMOS transistors of respective inverters are connected to the node NH, and the sources of the NMOS transistors thereof are connected to the node NL.” (参见图31描述) | 对比文件中，逻辑电路（如反相器）的晶体管源极所连接的节点（如NL， NH）在开关导通时分别连接到固定的电源VLL（低电平，如地）和VHH（高电平）。这些节点提供的是固定的电源参考，而非一个电压可被动态偏置（如降至负压）的“接地参考”。目标专利中动态节点（108）在比较阶段作为比较器晶体管（208,210）的源极接地参考，且该参考电压被主动拉低。两者作用不同。因此，该特征未被公开。 |
| **技术特征J：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管**<br>《未公开》 | 参见对特征B和I的论述。 | 对比文件没有公开目标专利所定义的、具有特定结构的“比较器”。虽然对比文件的逻辑电路（如反相器、动态门）包含响应于输入信号的晶体管，但这些晶体管并非被配置为用于比较两个差分信号并基于放电速率差输出结果的比较器的一部分。因此，该特征未被公开。 |
| **技术特征K：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。**<br>《未公开》 | 无相应内容。 | 对比文件完全没有公开任何基于两个晶体管对预充电节点的**放电速率差**来比较两个输入信号，并通过锁存电路输出比较结果的电路结构和工作原理。这是目标专利比较器（动态锁存比较器）的核心工作机制。因此，该特征未被公开。 |
| **技术特征L：其特征在于，所述节点提供所述比较器的供电参考**<br>《未公开》 | 参见对特征I的论述。 | 对比文件中逻辑电路的电源参考节点（如NH）在开关导通时连接到固定电源VHH。目标专利图4实施例中动态节点（408）在比较阶段被偏置到高于Vdd的电压，作为PMOS比较器晶体管的源极供电参考。对比文件既未公开这种升压的供电参考，也未公开将其用于比较器。因此，该特征未被公开。 |
| **技术特征M：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管**<br>《未公开》 | 参见对特征J和L的论述。 | 同特征J，对比文件未公开目标专利定义的那种比较器结构。对于图4的PMOS比较器版本，对比文件同样没有对应公开。因此，该特征未被公开。 |
| **技术特征N：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。**<br>《未公开》 | 无相应内容。 | 同特征K，对比文件完全没有公开基于两个晶体管对被放电节点的**充电速率差**来进行比较的电路机制。这是目标专利图4实施例的工作原理，对比文件中没有对应内容。因此，该特征未被公开。 |
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