对比文件名称：2000-04-21_JP2000114952A_发明专利_JP2000114952A Semiconductor integrated circuit
目标专利名称：用于扩展信号比较电压范围的电路和方法CN105009451B
本次调用模型名称：DeepSeek-R1
作为资深专利代理师，我将基于目标专利说明书和对比文件内容，对目标专利权利要求的技术特征进行逐一比对和公开性判断。
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：所述电路包括：锁存电路<br>**判断结果**：《直接公开》 | 【0077】図１６（ｂ）に回路図を示す。 ２個のＮＡＮＤゲートＬ1 、Ｌ2と電源Ｖccおよび接地Ｖssとの間に、それぞれスイッチＳC1 、ＳS1 、ＳC2 、ＳS2および抵抗ＲC1 、ＲS1 、ＲC2 、Ｒが挿入されている。 （图16(b)示出电路图。在2个NAND门L1、L2与电源Vcc以及接地Vss之间，分别插入了开关SC1、SS1、SC2、SS2以及电阻RC1、RS1、RC2、R。） | 对比文件图16(a)明确其为“ラッチ回路（锁存电路）”，图16(b)展示了由两个交叉耦合的NAND门（L1, L2）构成的锁存电路的具体电路图。该锁存电路用于存储1比特信息（参见【0093】）。因此，对比文件直接公开了“锁存电路”这一技术特征。 |
| **技术特征B**：响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点<br>**判断结果**：《未公开》 | 无对应内容。 | 目标专利的“比较器”是用于比较差分输入信号对（Vin+, Vin-）并输出比较结果的特定电路（如说明书[0023]-[0024]， 图2-3中的晶体管208, 210及关联节点）。对比文件全文涉及的是通过开关和电阻控制电源以降低亚阈值电流的逻辑门（如逆变器、NAND、NOR等）或锁存电路，并未公开任何用于比较两个输入信号并输出比较结果的“比较器”结构，也未公开其耦合至具有“动态电压的节点”（该节点在目标专利中受时钟控制升压电路偏置）。因此，该特征未被对比文件公开。 |
| **技术特征C**：受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围，<br>**判断结果**：《未公开》 | 无对应内容。 | 目标专利的“受时钟控制升压电路”（如受时钟控制电路106）核心功能是响应时钟信号，将动态节点（108）的电压选择性地偏置为低于接地（负电压）以扩展比较器的有效电压范围（参见说明书[0009], [0025]-[0026]）。对比文件中的开关和电阻（或等效晶体管）电路（如SC, SS, RC, RS）用于在“高速动作模式”和“低消费电力模式”间切换，其目的是在待机时通过电阻限制电流以减少亚阈值泄漏电流（参见[0018], [0024]-[0025]），而非通过产生负电压偏置来“扩展比较器的供电电压范围”。两者目的、功能及技术效果均不相同。因此，该特征未被对比文件公开。 |
| **技术特征D**：其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器，<br>**判断结果**：《未公开》 | 【0044】スイッチ用のＭＯＳトランジスタＭC1とＭS1は、コンダクタンスの大きいＭＯＳトランジスタであり、それぞれ図１のスイッチＳC 、ＳSに相当する。 高速動作モードの時は、信号φCを低レベル、φSを高レベルにすることによって、ＭC1 、ＭS1はオンになる。 φC 、φSの電圧レベルは、それぞれＶSS 、ＶCCでもよいが、ＭC1 、ＭS1のコンダクタンスをより大きくするために、φCをＶSSよりも低く、φSをＶCCよりも高くしてもよい。 そのための電圧は、チップの外部から与えるか、ＥＥＰＲＯＭやＤＲＡＭで周知のオンチップ昇圧回路で発生させればよい。 （开关用的MOS晶体管MC1和MS1是电导大的MOS晶体管，分别相当于图1的开关SC、SS。高速动作模式时，通过将信号φC设为低电平、φS设为高电平，MC1、MS1导通。φC、φS的电压电平也可以是VSS、VCC，但为了进一步增大MC1、MS1的电导，也可以将φC设为比VSS低，将φS设为比VCC高。用于此的电压可以从芯片外部提供，或者用EEPROM或DRAM中公知的片上升压电路产生。） | 对比文件确实提到了“升压回路”（boost circuit），但其用途是为开关控制信号（φC, φS）提供比VSS更低或比VCC更高的电压，以更彻底地关断或导通作为开关的晶体管（MC1, MS1）（参见【0045】），从而更好地控制电源路径。这并非目标专利中“耦合在电源电压与接地之间的第一反相器”结构（如图2中的201, 203），该反相器在目标专利中直接接收时钟信号并驱动电容器的第一端子。对比文件的“升压回路”是用于产生开关控制电压的独立电路，而非权利要求D所限定的、作为升压电路组成部分并具有特定连接关系的“第一反相器”。因此，该特征未被对比文件公开。 |
| **技术特征E**：其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子<br>**判断结果**：《未公开》 | 无对应内容。 | 如特征D论述，对比文件未公开目标专利中由时钟信号直接驱动、输出端连接至电容器第一端子的“第一反相器”结构。对比文件中控制开关（如MC1, MS1）的信号（φC, φS）可能由时钟信号产生（如图5），但未公开其通过一个反相器驱动电容器的具体电路配置。因此，该特征未被对比文件公开。 |
| **技术特征F**：第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号<br>**判断结果**：《直接公开》 | 【0044】...高速動作モードの時は、信号φCを低レベル、φSを高レベルにすることによって、ＭC1 、ＭS1はオンになる。 （...高速动作模式时，通过将信号φC设为低电平、φS设为高电平，MC1、MS1导通。）<br>【0045】低消費電力モードのときは逆に、φCを高レベル、φSを低レベルにすることによって、ＭC1 、ＭS1はオフになる。 （低消费电力模式时相反，通过将φC设为高电平、φS设为低电平，MC1、MS1关断。） | 对比文件描述了控制开关的信号φC和φS是反相的（一个高电平时另一个低电平）。虽然未明确画出“第二反相器”的电路图，但本领域技术人员公知，生成一对反相的控制信号通常需要使用反相器。例如，若将φC视为时钟信号，则φS可视为其反相信号，这隐含了存在一个用于生成反相时钟信号的反相器（或等效逻辑电路）。根据隐含公开的宽松判断标准，可以认为对比文件隐含公开了“第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号”这一功能特征。 |
| **技术特征G**：开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地。<br>**判断结果**：《未公开》 | 【0044】スイッチ用のＭＯＳトランジスタＭC1とＭS1は、コンダクタンスの大きいＭＯＳトランジスタであり、それぞれ図１のスイッチＳC 、ＳSに相当する。 高速動作モードの時は、信号φCを低レベル、φSを高レベルにすることによって、ＭC1 、ＭS1はオンになる。 （开关用的MOS晶体管MC1和MS1是电导大的MOS晶体管，分别相当于图1的开关SC、SS。高速动作模式时，通过将信号φC设为低电平、φS设为高电平，MC1、MS1导通。） | 对比文件公开了响应于控制信号（φC, φS）的开关（如MC1, MS1）。然而，目标专利特征G中的开关具有特定的功能和连接关系：“选择性地将所述电容器的第二端子耦合至接地”。对比文件中的开关（SC, SS, MC1, MS1）是连接在电源（VCC/VSS）与逻辑门电源端子（VCL, VSL）之间的，用于切换电源路径（直接连接或通过电阻连接）（参见图1,4），并非用于将电容器的第二端子选择性地耦合至接地。两者在电路中的位置、作用和连接对象均不同。因此，该特征未被对比文件公开。 |
| **技术特征H**：其特征在于，所述节点被偏置为低于接地的电压。<br>**判断结果**：《未公开》 | 【0025】一方、低消費電力が要求される時間帯には、スイッチＳC 、ＳSをオフにして、抵抗ＲC 、ＲSを通してインバータに電源を供給する（以下、低消費電力モードという）。 サブスレッショルド電流が抵抗を通して流れることによる電圧降下により、ＶCLはＶCCよりも低下し、ＶSLはＶSSよりも上昇する。 （另一方面，在要求低消费电力的时间段，关断开关SC、SS，通过电阻RC、RS向逆变器供给电源（以下称为低消费电力模式）。由于亚阈值电流流过电阻而产生的电压降，VCL变得比VCC低，VSL变得比VSS高。） | 对比文件在低功耗模式下，由于亚阈值电流在电阻（RS）上产生压降，导致逻辑门的低侧电源端子VSL的电压高于接地VSS（即，VSL > VSS）。这与目标专利特征H“节点被偏置为低于接地的电压”（即，电压 < VSS）正好相反。目标专利是主动通过升压电路将节点电压下拉至负电压（低于地），以扩展比较器输入范围；而对比文件是被动地由于漏电流导致节点电压上升（高于地），以限制电流降低功耗。两者电压变化方向、实现手段及目的均不同。因此，该特征未被对比文件公开。 |
| **技术特征I**：其特征在于，所述节点提供所述比较器的接地参考。<br>**判断结果**：《未公开》 | 无对应内容。 | 该特征限定了节点的特定功能：作为比较器的接地参考。由于对比文件未公开目标专利所述的“比较器”（特征B），因此自然也未曾公开为该比较器提供“接地参考”的节点。对比文件中的VSL等节点是逻辑门的低侧电源端子，并非作为比较器的接地参考。因此，该特征未被对比文件公开。 |
| **技术特征J**：其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管<br>**判断结果**：《未公开》 | 无对应内容。 | 该特征描述了比较器内部的具体结构：第一晶体管耦合至动态节点并响应于差分输入之一。由于对比文件未公开目标专利所述的“比较器”（特征B）及“动态节点”，因此也未公开比较器内部包含的、具有此种连接关系和响应关系的晶体管。因此，该特征未被对比文件公开。 |
| **技术特征K**：耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率。<br>**判断结果**：《未公开》 | 无对应内容。 | 该特征进一步限定了比较器的另一晶体管及其功能，并明确了比较器输出的具体含义（基于放电速率的比较）。对比文件未公开任何具有此类工作原理（基于两个晶体管对预充电节点的放电速率差进行比较）的电路。因此，该特征未被对比文件公开。 |
| **技术特征L**：其特征在于，所述节点提供所述比较器的供电参考。<br>**判断结果**：《未公开》 | 无对应内容。 | 该特征涉及目标专利图4所示实施例的变体，其中节点作为比较器的供电（Vdd）参考。由于对比文件未公开目标专利所述的“比较器”（特征B），因此也未公开为该比较器提供“供电参考”的节点。因此，该特征未被对比文件公开。 |
| **技术特征M**：其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管<br>**判断结果**：《未公开》 | 无对应内容。 | 同特征J、L的论述，该特征涉及比较器在另一种参考模式下的内部结构。对比文件未公开此类比较器结构。因此，该特征未被对比文件公开。 |
| **技术特征N**：耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率。<br>**判断结果**：《未公开》 | 无对应内容。 | 该特征进一步限定了在供电参考模式下比较器的工作原理（基于充电速率的比较）。对比文件未公开任何具有此类工作原理的电路。因此，该特征未被对比文件公开。 |
### 结论
根据以上比对分析：
- 技术特征A被对比文件直接公开。
- 技术特征F被对比文件隐含公开。
- 技术特征B, C, D, E, G, H, I, J, K, L, M, N均未被对比文件直接公开或隐含公开。
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