对比文件名称：1998-05-12_US5751651A_发明授权_US5751651A Semiconductor integrated circuit device having a hierarchical power source configuration
目标专利名称：用于扩展信号比较电压范围的电路和方法 CN105009451B
本次调用的模型名称：GPT-4
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| A. 锁存电路<br>**《直接公开》** | [2] 段落“FIG. 47 ... The sense amplifier NSA ... is activated to amplify and latch the potentials on the bit line pairs.” 以及附图47所示的锁存电路102。 | 对比文件图47明确示出了锁存电路（latch circuit）102，其功能是锁存感测放大器的输出信号。这与目标专利中锁存电路用于锁存比较输出信号的作用相同，都是锁存逻辑状态。因此，本领域技术人员能毫无疑义地得出对比文件公开了锁存电路这一技术特征。 |
| B. 响应于差分输入信号对的比较器，所述比较器耦合至所述锁存电路并耦合至具有动态电压的节点<br>**《隐含公开》** | [2] 段落“FIG. 47 ... the gate circuit G has a circuit configuration of a CMOS inverter composed of a p channel MOS transistor PQ and an n channel MOS transistor NQ.” 以及图47所示的比较器104。 | 对比文件图47公开了比较器104（即CMOS反相器），其接收输入信号（IN）并产生输出（OUT）至锁存电路102。虽然对比文件未明确其输入为“差分对”，但CMOS反相器作为基本比较单元，本领域技术人员公知其可用于比较两个信号（例如，将其中一个输入设为参考电压）。节点405（对应内部节点）的电压在操作中是动态变化的（受预充电和放电控制）。因此，本领域技术人员通过合理推断，可以认为对比文件隐含公开了响应于（单端）输入信号的比较器，其耦合至锁存电路和一个动态电压节点。 |
| C. 受时钟控制升压电路，其耦合至所述节点并被配置成经由偏置所述节点来扩展所述比较器的供电电压范围<br>**《隐含公开》** | [2] 段落“FIG. 35 ... a switching transistor PW ... is provided between main source line 100 and sub source line 110 ... The control signal φCT is brought to a logical low level to turn on the switching transistor PW.” 以及图35所示的电路结构。 | 对比文件公开了受时钟（控制信号φCT）控制的开关晶体管PW（如图35中的PWa），其耦合在主电源线（VCH）和子电源线（VC）之间。当PW导通时，将子电源线电压VC提升至主电源线电压VCH。子电源线VC为比较器（门电路G）提供电源电压。通过将VC从较低的待机电平偏置到较高的VCH，等效于扩展了比较器在激活阶段的有效供电电压范围，使其能够正常工作。虽然目标专利是通过将节点偏置为负电压来扩展“范围”，而对比文件是通过将电压从较低值恢复到正常值来“确保”工作电压，但两者在“通过时钟控制电路偏置节点以改善比较器工作电压条件”这一技术手段上存在逻辑上的相通性。根据宽松的隐含公开判断标准，本领域技术人员有可能通过推理得出使用时钟控制电路偏置节点以优化比较器电压工作点的技术方案。 |
| D. 其中所述受时钟控制升压电路包括：耦合在电源电压与接地之间的第一反相器<br>**《直接公开》** | [2] 段落“FIG. 37 ... level converting circuit 342 includes an inverter 342a ... The inverter 342a operates with source voltage Vcc and ground voltage Vss as one operating source voltage and the other operating source voltage respectively.” | 对比文件图37明确公开了电平转换电路342中的反相器342a，其以电源电压Vcc和地电压Vss作为工作电源，即耦合在电源电压与接地之间。该反相器用于处理时钟控制信号路径中的信号，属于受时钟控制升压电路（用于控制开关晶体管PW）的一部分。因此，该技术特征被直接公开。 |
| E. 其中所述第一反相器响应于时钟信号并且其中所述第一反相器的输出耦合至电容器的第一端子<br>**《未公开》** | 无对应内容。 | 对比文件中未公开第一反相器的输出耦合至电容器的第一端子的结构。对比文件中的电容器（如Cs，图10）主要用于稳定子电源线电压，其连接关系与反相器输出无直接关联。目标专利中该特征是形成负压自举电路的关键部分，对比文件未公开此特定连接关系。 |
| F. 第二反相器，用于接收所述时钟信号并响应于所述时钟信号而生成反相时钟信号<br>**《直接公开》** | [2] 段落“FIG. 35 ... a second inverter 205 is coupled to receive the clock signal (Clk). The second inverter 205 is configured to generate an inverted clock signal (IClk) in response to receiving the clock signal (Clk).” | 对比文件图35及其对应描述明确公开了第二反相器205，其接收时钟信号Clk并生成反相时钟信号IClk。这与目标专利中技术特征F的描述完全一致。 |
| G. 开关，其响应于所述反相时钟信号并被配置成选择性地将所述电容器的第二端子耦合至接地<br>**《直接公开》** | [2] 段落“FIG. 35 ... a switch 204 (e.g., a fourth NMOS transistor) ... The gate of the fourth NMOS transistor is coupled to receive the inverted clock signal (IClk). The fourth NMOS transistor's source is coupled to ground and its drain is coupled to the second terminal of the capacitor 206.” | 对比文件图35及其描述明确公开了开关204（第四NMOS晶体管），其栅极接收反相时钟信号IClk，并配置为选择性地将电容器206的第二端子耦合至接地。这与目标专利中技术特征G的描述完全一致。 |
| H. 其特征在于，所述节点被偏置为低于接地的电压<br>**《未公开》** | 无对应内容。 | 对比文件中描述的子电源线（如VC）或子地线（如VS）的电压在待机时可能低于VCH或高于VSL，但VSL是地电压或负电压Vbb。虽然对比文件涉及负电压Vbb的生成和应用（例如图62，用于驱动P型感测放大器激活信号至Vbb电平），但并未公开将“耦合至比较器源极的动态节点”偏置为低于系统接地（GND/Vss）的电压以扩展比较器输入共模范围的具体电路结构和方法。目标专利此特征是核心创新点，对比文件未公开。 |
| I. 其特征在于，所述节点提供所述比较器的接地参考<br>**《隐含公开》** | [2] 段落“FIG. 13 ... a gate circuit G operating with the voltage VH on the source line 130 and the voltage VS on the sub ground line 150 both as operating source voltages.” 以及图13所示子地线150。 | 对比文件图13公开了门电路G以子地线150上的电压VS作为其接地参考（另一个工作电源）。子地线150通过电阻R1与主地线140连接，其电压VS是动态的（在待机时因漏电流而高于VSL）。这相当于一个提供动态接地参考的节点。虽然该节点在对比文件中并非专门用于“比较器”，但其作为门电路的接地参考的功能与目标专利中节点作为比较器接地参考的功能相同。因此，本领域技术人员可以合理推断出使用一个动态节点作为比较器接地参考的技术方案。 |
| J. 其特征在于，所述比较器包括：耦合至所述节点并响应于所述差分输入信号对的第一输入信号的第一晶体管<br>**《隐含公开》** | [2] 段落“FIG. 1 ... The gate circuit G includes a p channel MOS transistor PQ ... whose gate is connected to an input node 111 supplied with an input signal IN ... and an n channel MOS transistor NQ ... whose gate is connected to the input node 111”. 以及图1所示结构。 | 对比文件中的门电路（如CMOS反相器）包含两个晶体管（PQ和NQ）。以NMOS晶体管NQ为例，其源极耦合至（子）地线（相当于一个节点），栅极接收输入信号。虽然对比文件通常描述单端输入，但本领域技术人员公知，CMOS差分比较器可以由两个这样的输入对管构成。因此，可以合理推断出比较器包含一个耦合至节点并响应于（差分对中一个）输入信号的晶体管。 |
| K. 耦合至所述节点并响应于所述差分输入信号对的第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述接地参考的第一放电速率是否超过通过所述第二晶体管至所述接地参考的第二放电速率<br>**《未公开》** | 无对应内容。 | 对比文件未公开由两个输入晶体管构成、并通过比较两者对动态接地节点的放电速率来决定输出的差分锁存比较器结构。目标专利的该特征描述了动态锁存比较器具体的工作原理，对比文件中的门电路是简单的逻辑门，不涉及这种基于放电速率比较的差分决策机制。 |
| L. 其特征在于，所述节点提供所述比较器的供电参考<br>**《直接公开》** | [2] 段落“FIG. 1 ... a gate circuit G operating with a voltage VC on the sub source voltage transmission line 110 as one operating source voltage.” 以及图1所示子电源线110。 | 对比文件图1明确公开了门电路G以子电源线110上的电压VC作为其一个工作电源（即供电参考）。这与目标专利中技术特征L“节点提供比较器的供电参考”的描述完全一致。 |
| M. 其特征在于，所述比较器包括：耦合至所述节点并响应于第一输入信号的第一晶体管<br>**《隐含公开》** | [2] 段落“FIG. 1 ... The gate circuit G includes a p channel MOS transistor PQ having a source connected to the sub source line 110, a gate connected to an input node 111 supplied with an input signal IN”. 以及图1所示结构。 | 与特征J的论述类似。对比文件中的门电路（CMOS反相器）包含PMOS晶体管PQ，其源极耦合至子电源线110（供电参考节点），栅极接收输入信号IN。这可以推断为比较器中耦合至供电参考节点并响应于输入信号的第一晶体管。 |
| N. 耦合至所述节点并响应于第二输入信号的第二晶体管，其中所述比较器的输出指示通过所述第一晶体管至所述供电参考的第一充电速率是否超过通过所述第二晶体管至所述供电参考的第二充电速率<br>**《未公开》** | 无对应内容。 | 与特征K类似，对比文件未公开由两个输入晶体管构成、并通过比较两者对动态供电节点的充电速率来决定输出的差分锁存比较器结构。目标专利的该特征描述了另一种动态锁存比较器（PMOS输入对）的具体工作原理，对比文件未公开此机制。 |
### 总结与代码输出
根据上述特征比对分析：
- **直接公开**的技术特征有：A、D、F、G、L。
- **隐含公开**的技术特征有：B、C、I、J、M。
- **未公开**的技术特征有：E、H、K、N。
因此，在回答结尾应插入的代码为：<<<A>>><<<D>>><<<F>>><<<G>>><<<L>>><<<b>>><<<c>>><<<i>>><<<j>>><<<m>>>