**对比文件名称**：2007-12-13_US2007284671A_发明申请_US20070284671A1 SEMICONDUCTOR DEVICE INCLUDING CMIS TRANSISTOR
**目标专利名称**：232共享扩散标准标准单元架构CN104769718B
**本次调用模型名称**：专利创造性评估模型
### 特征比对表格
| 技术特征描述及公开性判断 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域<br>**判断结果**：未公开 | 图2， [0053]段：“As shown in FIGS. 1 and 2, a substrate 1 includes a p-well 3 and an n-well 4 formed on a p-type semiconductor layer 2... The direction D1 indicated in FIG. 1 is the source-channel-drain direction...”。 在附图中，N型扩散区域（位于p-well 3内）是晶体管的有源区，其范围由隔离区域5限定。 | 目标专利中，N型扩散区域“延伸到单元外”是其核心架构之一，旨在使扩散区域在相邻单元间共享，从而改善边缘器件的性能。对比文件中，N型扩散区域（如位于p-well中的源/漏区）是构成有效NMIS晶体管所必需的有源区，其范围被隔离区域（5）限定在晶体管区域内。对比文件既未描述也未示意该扩散区域主动延伸超出其所属的“单元”（即晶体管有源区或由隔离界定的区域）边界。因此，本领域技术人员无法从对比文件得出或推理出“延伸到单元外”的N型扩散区域这一技术特征。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域<br>**判断结果**：未公开 | 图2， [0053]段：“As shown in FIGS. 1 and 2, a substrate 1 includes a p-well 3 and an n-well 4 formed on a p-type semiconductor layer 2...”。 在附图中，P型扩散区域（位于n-well 4内）是晶体管的有源区，其范围由隔离区域5限定。 | 目标专利中，P型扩散区域“延伸到单元外”与N型扩散区域同理，是其共享扩散架构的一部分。对比文件中，P型扩散区域（如位于n-well中的源/漏区）同样是构成有效PMIS晶体管所必需的有源区，其范围被隔离区域（5）限定。对比文件没有描述或显示该P型扩散区域延伸超出其所属晶体管区域或单元边界。因此，该技术特征未被对比文件公开。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件<br>**判断结果**：《直接公开》 | 图2， [0053]段：“...the gate electrode 6 of the NMIS region and the gate electrode 7 of the PMIS region each extending in a gate width direction D2...”。 [0054]段：“The side surfaces of each gate electrode 6, 7 are entirely covered by the insulating film of the side wall spacer...”。 | 目标专利中，“在每个扩散区域之上的至少一个导电栅极，以创建半导体器件”描述了形成功能性晶体管的基本结构。对比文件明确公开了在N型扩散区域（p-well 3）之上形成栅电极6，在P型扩散区域（n-well 4）之上形成栅电极7（参见图2）。这些栅电极（6, 7）与下方的扩散区域交叉，形成了NMIS和PMIS晶体管，即“创建半导体器件”。因此，该技术特征被对比文件直接公开。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处<br>**判断结果**：未公开 | 对比文件全文。 | 目标专利中的“虚设栅极”是专门设置在单元边界上、与延伸的扩散区域交叉、但通过连接电源/地被故意禁用的“虚设器件”，其核心目的是“虚设”而非作为有效电路的一部分工作。对比文件中的所有栅电极（6, 7, 21等）都是构成CMIS逻辑电路（如SRAM单元，见图27-28）中功能性晶体管的有效栅极，用于实现特定的电路功能（如驱动、负载、存取晶体管）。对比文件没有描述任何专门为了被禁用而设置的、位于单元相对边缘的“虚设栅极”或“虚设器件对”。因此，该技术特征未被公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件<br>**判断结果**：未公开 | [0063]段：“A conductive film 20 is then filled into the connection hole 19...”。 [0066]段：“...the connection between the gates at the PN boundary is realized with the conducive film 20...”。 | 目标专利中，“导线被配置成将虚设器件耦合到供电源以禁用该虚设器件”是使边界上潜在的有效器件失效的关键手段。对比文件中的导电膜20（或29）用于填充连接孔19，其作用是将两个**隔离的、有效的**NMIS和PMIS晶体管栅极（6S和7S）**电连接在一起**，以确保它们在电路中的电连续性（例如，在SRAM单元中连接驱动管和负载管的栅极，见图28），而不是为了“禁用”任何器件。两者的目的、作用和所连接的对象本质不同。因此，该技术特征未被公开。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上<br>**判断结果**：未公开 | 对比文件全文。 | 目标专利中，“供电源在单元的一侧上”是其“一指单元”不对称架构的特定供电布局描述。对比文件涉及晶体管级制造和栅极连接方法，其描述层级在标准单元之下，并未涉及标准单元级别的供电网络布局，完全没有提及“单元”的供电方式或电源（VDD）、地（VSS）在单元上的位置。因此，该技术特征未被对比文件公开。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上<br>**判断结果**：未公开 | 对比文件全文。 | 该技术特征与特征D、E、F紧密相关，描述了在一指单元中，只有一侧边缘的虚设器件被结扎。如前述，对比文件既未公开“虚设器件”，也未公开单元级别的“边缘”概念和供电布局。因此，无法得出或推理出虚设器件“布置在单元的仅一个边缘上”并被耦合的特征。该特征未被公开。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。<br>**判断结果**：未公开 | 对比文件全文。 | 该技术特征进一步限定了一指单元中另一侧边缘虚设器件的状态。同样，由于对比文件未公开“虚设器件”、“单元边缘”、“单元一侧供电源”这些前提概念，因此更无从谈及相对边缘上虚设器件是否耦合至该电源。该特征未被公开。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。<br>**判断结果**：未公开 | [0063]段：“...tungsten is formed through CVD method to completely fill the connection hole 19...”。 图9,10显示导电膜20连接两个栅极6S,7S的侧表面。 | 目标专利的该特征描述了导线（栅极结扎214）与虚设栅极及下方扩散区域同时接触的具体结构（参见图2）。对比文件中，导电膜20是通过连接孔19填充的，其与两个有效栅极（6S,7S）的接触面是它们的上表面或侧表面（通过孔），目的是实现栅极间的电连接。对比文件没有描述该导电膜与“扩散区域”直接接触，其目的也非“禁用”。两者在结构连接对象和功能上均不相同。因此，该技术特征未被公开。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极<br>**判断结果**：未公开 | 图1, 3, 10, 28等。对比文件显示每个晶体管（如TN1, TP1）通常对应一个栅极（如6,7）。 | 目标专利中，“多个导电栅极”允许在一个单元内集成更复杂的电路（如多指晶体管或更复杂的逻辑门）。对比文件实施例中展示的CMIS结构（尤其是SRAM单元），每个N型或P型扩散区域（有源区）上通常对应一个栅电极以形成一个晶体管。例如，图28的SRAM布局中，每个驱动管（TN1）、负载管（TP1）等都对应独立的栅极。没有公开在单个扩散区域之上布置“多个导电栅极”以形成多个器件的技术特征。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。<br>**判断结果**：未公开 | 对比文件全文。 | 目标专利中的“输出接头”（如204,304）是单元内部用于连接输出信号的特定结构。对比文件完全未提及标准单元内部的“输出接头”这一布局元件。因此，该技术特征未被公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。<br>**判断结果**：未公开 | 对比文件全文。 | 目标专利中“经切割的虚设栅极对”是指一个跨越N和P扩散的连续多晶硅栅极被切割掩模（212）分开，形成分别与P型区和N型区关联的两部分（见图2）。这是实现一侧虚设栅极同时连接电源和接地的具体结构。对比文件中没有“虚设栅极”，其所有栅极都是完整的功能性栅极，虽然可能由不同材料制成，但没有被“切割”成分别与P区和N区关联的两部分。因此，该技术特征未被公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。<br>**判断结果**：未公开 | 对比文件全文。 | 该技术特征是特征L的必然结果。由于对比文件未公开“经切割的虚设栅极”，自然也未公开由它们形成的“P型虚设器件或N型虚设器件”。该特征未被公开。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。<br>**判断结果**：未公开 | 对比文件全文。 | 目标专利中，通过第二导线将虚设栅极的另一个部分连接到接地（GND），与连接到电源（PWR）的第一导线配合，共同确保虚设器件完全关闭（参见图2）。对比文件中没有“虚设器件”，其导电膜（20）的唯一作用是连接两个有效栅极，不存在为了禁用器件而将其耦合到接地的“第二导线”。因此，该技术特征未被公开。 |
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