对比文件名称：2010-06-24_None_发明专利_JPWO2008114341A1 半導体装置およびその製造方法
目标专利名称：232共享扩散标准单元架构CN104769718B
本次调用模型名称：DeepSeek
### 特征比对表格
| 技术特征描述以及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域《未公开》 | 无直接相关引用。说明书[0002]描述了“活性領域１８”，但未明确其为N型，也未描述其延伸至单元外。图1显示了活性领域18，其位于单元边界内。 | 对比文件公开了构成SRAM单元的“活性領域”（active area），其通常对应扩散区域。然而，对比文件未明确区分N型和P型扩散区域（其描述的是CMOS SRAM，隐含存在两种类型，但未明确指明）。更重要的是，对比文件全程未提及活性领域（扩散区域）需要“延伸到单元外”。其技术核心在于通过优化栅极制造工艺来缩小活性领域间的距离（微细化），活性领域被限定在单元边界内是常规设计（如图1）。因此，该技术特征未被对比文件公开。 |
| **技术特征B**：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域《未公开》 | 无直接相关引用。说明书[0002]描述了“活性領域１８”，但未明确其为P型，也未描述其延伸至单元外。图1显示了活性领域18，其位于单元边界内。 | 理由同技术特征A。对比文件未明确公开P型扩散区域，也未公开扩散区域需要“延伸到单元外”。该特征未被公开。 |
| **技术特征C**：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件《直接公开》 | 说明书[0002]：“ＳＲＡＭは、図１に示すように、活性領域１８に対して垂直に延びるように、破線状に並んだゲートパタン１５を有することを特徴とする。”（SRAM具有栅极图案15，其排列成虚线状，以垂直于活性区域18的方式延伸。）图1显示了栅极图案15与活性区域18交叉。 | 对比文件明确公开了在活性区域（即扩散区域）之上设置导电栅极（ゲートパタン/ゲート電極）以形成晶体管（半导体器件）。图1中虚线状的栅极图案15与活性区域18交叉，明确构成了多个晶体管（如驱动晶体管、传输晶体管等）。因此，本领域技术人员能够毫无疑义地得出“在每个扩散区域之上的至少一个导电栅极，以创建半导体器件”这一技术特征。 |
| **技术特征D**：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处《未公开》 | 无相关引用。对比文件中的所有栅极（ゲート電極）均为用于形成有效功能晶体管（如驱动管、传输管）的有效栅极。未提及“虚设”（dummy）栅极或器件的概念。 | 目标专利的核心创新点之一是设置位于单元相对边缘的“虚设栅极”，其与延伸到单元外的扩散区域交叉形成潜在的“虚设器件”，并通过结扎使其失效。对比文件的全部内容均围绕有效栅极和有效器件的制造与优化展开，目的是确保这些有效器件的性能稳定。没有任何文字或图示表明在单元边界处存在专门设置且不用于电路功能的“虚设栅极”。因此，该特征未被对比文件公开。 |
| **技术特征E**：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件，《未公开》 | 无相关引用。对比文件中未描述将任何栅极或器件连接到电源以“禁用”该器件的导线结构。 | 该特征是实现虚设器件失效的关键手段。对比文件完全没有涉及“禁用”器件的概念，也未描述有任何导线被配置为将栅极连接到电源以实现此目的。其导线（如用于互连的金属线）仅用于常规的电路连接。因此，该特征未被公开。 |
| **技术特征F**：其中所述供电源在所述单元的一侧上，《未公开》 | 无相关引用。对比文件未描述标准单元的供电布局，未提及电源（VDD）和地（VSS）在单元上的具体位置（例如一侧或两侧）。 | 目标专利中供电源在单元一侧是限定其“不对称”单元架构（一指单元）以及导线连接方式的前提条件。对比文件未公开任何关于单元供电方式或电源线位置的信息。因此，该特征未被公开。 |
| **技术特征G**：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上，《未公开》 | 无相关引用。该特征依赖于特征D和E的存在，而特征D和E均未被公开。 | 由于对比文件未公开“虚设栅极/器件”（特征D）以及用于禁用的“导线”（特征E），因此更不可能公开虚设器件在单元边缘的具体布置方式（仅一个边缘上）。该特征未被公开。 |
| **技术特征H**：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源。《未公开》 | 无相关引用。该特征同样依赖于特征D、E、F的存在。 | 理由同特征G。由于虚设器件、用于禁用的导线以及特定的供电源位置均未被对比文件公开，因此“相对边缘上的虚设器件不耦合至电源”这一具体限定也必然未被公开。 |
| **技术特征I**：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触。《未公开》 | 无相关引用。对比文件未描述导线与栅极及栅极之间扩散区域同时接触以实现“结扎”（tie-off）的结构。 | 这是目标专利中实现虚设器件禁用的一个具体结构细节（参见图2中导线214同时接触虚设栅极208和其与有效栅极206之间的扩散区域）。对比文件中完全不存在这种结构。因此，该特征未被公开。 |
| **技术特征J**：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极《直接公开》 | 说明书[0002]及图1：描述了“破線状に並んだゲートパタン１５”（排列成虚线状的栅极图案15）。图1明确显示了多个栅极图案15与活性区域18交叉。 | 对比文件的图1清晰显示，在SRAM单元内，有多个栅极图案（例如用于形成驱动晶体管、传输晶体管、负载晶体管等）与活性区域（扩散区域）交叉。这直接公开了“在每个扩散区域之上的多个导电栅极”。本领域技术人员能够毫无疑义地得出该技术方案。 |
| **技术特征K**：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头。《未公开》 | 无相关引用。对比文件未提及“输出接头”（output tab）这一结构。其描述重点在于栅极和源漏区的形成，未涉及单元内部或之间的具体互连结构如“输出接头”。 | 目标专利中的“输出接头”（如图2中的204）是用于连接金属导线以输出信号的特定结构。对比文件的说明书和附图中均未描述或示出类似结构。因此，该特征未被公开。 |
| **技术特征L**：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联。《未公开》 | 无相关引用。对比文件未涉及“虚设栅极”，更未涉及虚设栅极被“切割”并分别与P型或N型扩散区域相关联的概念。 | 该特征是目标专利中虚设栅极的具体实现形式，用于分别控制PMOS和NMOS虚设器件。对比文件的技术方案完全不涉及“虚设栅极”及其“切割”。因此，该特征未被公开。 |
| **技术特征M**：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分。《未公开》 | 无相关引用。理由同特征L。 | 该特征是对特征L的进一步限定。由于特征L未被公开，且对比文件未涉及“虚设器件”的概念，因此该特征也未被公开。 |
| **技术特征N**：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件。《未公开》 | 无相关引用。对比文件未描述将任何栅极或器件连接到接地以“禁用”该器件的导线结构。 | 该特征与技术特征E类似，区别在于连接的是接地端而非电源端，目的同样是禁用虚设器件。对比文件同样完全没有涉及此概念和结构。因此，该特征未被公开。 |
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