**对比文件名称**：2007-12-27_JP2007335512A_发明专利_JP2007335512A Semiconductor device and method for manufacturing same
**目标专利名称**：232共享扩散标准单元架构CN104769718B
**模型名称**：DeepSeek-R1
**特征比对表格**
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **A：包括：跨所述单元延伸并且还延伸到所述单元外的N型扩散区域** | 对比文件中未明确描述N型扩散区域“跨单元延伸并延伸到单元外”。对比文件描述了在p阱和n阱中形成晶体管，其扩散区域（源/漏区域）位于有源区内。例如，图1、图3示出了NMIS和PMIS区域及源/漏区域8、9。 | **未公开**。对比文件公开了存在N型扩散区域（如NMIS区域的源/漏），但该扩散区域是晶体管器件的一部分，其范围由有源区定义，并未教导或暗示其“跨单元延伸并延伸到单元外”。目标专利中该特征旨在通过扩展扩散区域超越单元边界来改善边缘器件性能，是对标准单元布局的特定设计，对比文件未涉及此概念。 |
| **B：跨所述单元延伸并且还延伸到所述单元外的P型扩散区域** | 对比文件中未明确描述P型扩散区域“跨单元延伸并延伸到单元外”。对比文件描述了在p阱和n阱中形成晶体管，其扩散区域（源/漏区域）位于有源区内。例如，图1、图3示出了PMIS和NMIS区域及源/漏区域9、8。 | **未公开**。对比文件公开了存在P型扩散区域（如PMIS区域的源/漏），但该扩散区域是晶体管器件的一部分，其范围由有源区定义，并未教导或暗示其“跨单元延伸并延伸到单元外”。目标专利中该特征旨在通过扩展扩散区域超越单元边界来改善边缘器件性能，是对标准单元布局的特定设计，对比文件未涉及此概念。 |
| **C：在每个扩散区域之上的至少一个导电栅极，以创建半导体器件** | 图1及对应说明描述了在基板上形成的栅极绝缘膜11之上，有由硅膜（多晶硅）构成的NMIS用栅电极6和PMIS用栅电极7（参见图1、图2及对应文字说明）。这些栅电极位于扩散区域（有源区）之上，用于形成CMIS晶体管（半导体器件）。 | **《直接公开》**。对比文件明确公开了在NMIS和PMIS区域（分别对应N型和P型扩散区域）之上形成导电栅极（6, 7），以创建半导体器件（CMIS晶体管）。虽然目标专利的上下文是标准单元，而对比文件是晶体管级描述，但技术特征“在每个扩散区域之上的导电栅极以创建半导体器件”本身已被对比文件实质公开。本领域技术人员能够毫无疑义地得出该技术方案。 |
| **D：虚设栅极对，每个虚设栅极布置在所述N型扩散区域和所述P型扩散区域之上以至少创建虚设器件对，该对虚设栅极布置在所述单元的相对的边缘处** | 对比文件中未描述“虚设栅极”或“虚设器件”。对比文件中的栅电极（6, 7, 21, GN, GP等）都是构成有效CMOS电路（如反相器）的必要部分，并非用于禁用目的的虚设器件。其栅极图案在边界处分离是为了防止材料相互扩散，而非为了在单元边缘形成器件。 | **未公开**。目标专利的“虚设栅极对”是其共享扩散架构的核心，旨在单元边缘利用延伸的扩散区域形成潜在器件，并通过结扎禁用。对比文件完全没有“虚设栅极”或“虚设器件”的概念，其所有栅极都是功能性的有效器件的一部分。因此，该特征未被公开。 |
| **E：以及至少一个第一导线，所述至少一个第一导线被配置成将所述虚设器件对中的至少一个虚设器件耦合到供电源以禁用所述至少一个虚设器件** | 对比文件描述了使用导电膜20（或29）将NMIS和PMIS的栅电极GN、GP在边界处电连接（参见图9、图10、图23及对应说明）。该导电膜的作用是确保两个分离栅极之间的电连续性，使电路正常工作，而非用于将器件耦合到电源以禁用它。 | **未公开**。目标专利中导线的目的是将虚设器件结扎（tie-off）到固定电位（如电源或地）以**禁用**该器件。对比文件中导电膜20/29的作用是**电连接**两个功能栅极，以使CMOS电路（如反相器）能够**正常工作**。两者的目的和作用完全相反。因此，该特征未被公开。 |
| **F：其中所述供电源在所述单元的一侧上** | 对比文件全文未提及标准单元的供电布局或电源位置。 | **未公开**。目标专利该特征限定了“一指单元”的供电布局特点，是其实施例（如图2）的特定上下文。对比文件涉及晶体管制造，未描述标准单元的电源网络布局。因此，该特征未被公开。 |
| **G：其中耦合到所述至少一个第一导线的所述至少一个虚设器件布置在所述单元的仅一个边缘上** | 对比文件未涉及“虚设器件”及其在单元边缘的布置。 | **未公开**。该特征是基于特征D、E、F的进一步限定，描述了“一指单元”中因电源仅在一侧而只能结扎一个边缘虚设器件的布局。对比文件未公开任何相关基础特征，因此该特征未被公开。 |
| **H：并且在所述单元的所述边缘的相对边缘上的至少一个虚设器件不耦合至在所述单元的所述一侧上的所述供电源** | 对比文件未涉及“虚设器件”及其与电源的耦合关系。 | **未公开**。该特征是特征G的另一面描述，对比文件未公开任何相关基础特征。 |
| **I：其特征在于，所述至少一个第一导线与所述至少一个虚设器件的虚设栅极以及限定在所述至少一个导电栅极与所述至少一个虚设器件的虚设栅极之间的扩散区域部分接触** | 对比文件中未描述导线同时接触栅极和栅极之间的扩散区域部分的结构。导电膜20填充在接触孔19中，主要与栅极顶部和侧壁接触以实现电连接（参见图9）。 | **未公开**。目标专利该特征描述了导线（栅极结扎）与虚设栅极及相邻栅极间扩散区域的具体接触结构，以实现可靠的结扎。对比文件中的导电膜20是为了连接两个独立栅极，没有公开与“栅极之间的扩散区域部分”接触的结构或需求。因此，该特征未被公开。 |
| **J：其特征在于，所述至少一个导电栅极包括在每个扩散区域之上的多个导电栅极** | 对比文件的附图（如图1、图3、图28）显示，每个晶体管（NMOS或PMOS）通常只有一个栅电极。未描述在每个扩散区域之上有多个导电栅极的布局。 | **未公开**。目标专利该特征可能指一个标准单元内包含多个晶体管（如多个栅极）。对比文件主要展示单个CMOS对（如反相器）的构造，未公开在一个扩散区域（有源区）上设置多个栅极的单元布局。因此，该特征未被公开。 |
| **K：并且所述单元进一步包括布置在所述多个导电栅极之间的输出接头** | 对比文件未描述标准单元内部的输出接头（output tab）等互连结构。 | **未公开**。“输出接头”是标准单元内部连接的一部分。对比文件聚焦于晶体管级结构和栅极连接方法，未涉及标准单元的输入输出端口布局。因此，该特征未被公开。 |
| **L：其特征在于，每个虚设栅极包括经切割的虚设栅极对，每个经切割的虚设栅极或是与所述P型扩散区域相关联或是与所述N型扩散区域相关联** | 对比文件中未描述“虚设栅极”，更没有“经切割的虚设栅极对”的概念。其栅极是完整的。 | **未公开**。该特征描述了虚设栅极的具体构成，即被切割成分别对应于P型和N型扩散区域的部分。这是目标专利中实现分区结扎的细节。对比文件未公开任何相关基础特征。 |
| **M：其特征在于，每个经切割的虚设栅极形成P型虚设器件或N型虚设器件的一部分** | 对比文件中未描述“虚设器件”。 | **未公开**。该特征是特征L的延伸说明。对比文件未公开任何相关基础特征。 |
| **N：其特征在于，进一步包括至少一个第二导线，所述至少一个第二导线被配置将所述虚设器件对中的至少一个虚设器件耦合到接地，以禁用所述至少一个虚设器件** | 对比文件中未描述将栅极耦合到接地以禁用器件的导线。 | **未公开**。该特征与特征E类似，区别在于耦合到接地。目标专利中，为了完全禁用虚设器件，可能需要将其PMOS部分接电源、NMOS部分接地（如图2）。对比文件中的导电膜用于连接栅极，而非将它们分别接到电源或地以禁用。因此，该特征未被公开。 |
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