对比文件名称：2001-03-06_US6198322B_发明授权_US06198322B1 Duty-ratio correction circuit and clock generation circuit
目标专利名称：在反馈回路中具有占空比调整的分频器CN105324938B
模型名称：OpenAI GPT-4
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 (段落/位置) | 公开性论述 |
| **技术特征A**：包括：多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数 | **图7及对应说明**：描述了包含占空比校正延迟级4a（duty-ratio correction delay stage 4a）的DLL电路。延迟级4a由多个串联的延迟控制反相器D1至D6构成，接收输入时钟信号S1，并输出延迟信号DS6（即分割的信号）。该电路整体构成一个反馈回路（包含相位-频率检测器6、电荷泵7、低通滤波器8等），用于生成与输入时钟同步的输出时钟。延迟级的功能是将输入时钟延迟（或分频），产生频率为输入频率分数的信号。<br>**摘要部分**：“A fourth aspect of the present invention is directed to a clock generation circuit for generating an output clock... comprises: an intermediate clock generation portion for generating an intermediate clock... and an output clock generation portion...” 说明该电路用于生成输出时钟，涉及对参考时钟的处理。 | **《隐含公开》**：对比文件公开了一个包含多个延迟单元（延迟控制反相器D1-D6）的电路级，该级位于一个反馈回路（如图7所示的DLL或图1/2所示的PLL）中。这些延迟单元串联工作，接收输入时钟信号S1，并产生延迟（即分频）后的信号DS6。在时钟电路中，延迟链常被用来实现频率分割（例如，通过触发器或计数器，但延迟链本身也能产生频率相关的信号，特别是在产生多相时钟或通过反馈控制延迟时）。本领域技术人员从对比文件图7的电路结构可以合理推断，该延迟级（4a）作为一个整体或其中的部分，其功能是接收时钟并产生在频率上为原时钟分数的信号（即分频），这是时钟生成/同步电路中的常见目的。因此，该技术特征被对比文件隐含公开。 |
| **技术特征B**：以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路， | **图7及对应说明**：占空比校正电路DRC2包括占空比校正延迟级4a、比较器A2、占空比检测电路2、占空比校正滤波器3和延迟控制信号生成电路DC1。整个DRC2位于反馈回路内。延迟控制信号生成电路DC1生成的控制信号S11和S12被馈送到延迟级4a中的各个延迟控制反相器（D1-D6）。<br>**第四实施例描述**：“The duty-ratio correction delay stage 4a having a function to correct the duty ratio constitutes the duty-ratio correction circuit DRC2, together with a comparator A2, the duty-ratio detecting circuit 2, the duty-ratio correction filter 3, and a delay control signal generation circuit DC1.” 以及 “...the rise-time control signal S11 is fed to each of the odd-numbered delay control inverters D1, D3, and D5 and the fall-time control signal S12 is fed to each of the even-numbered delay control inverters D2, D4, and D6.” | **《隐含公开》**：对比文件明确公开了占空比校正电路DRC2，其包含多个功能模块（检测、滤波、控制信号生成），并且这些模块共同工作，在反馈回路内（通过控制信号S11、S12）耦合到延迟级4a中的每个延迟控制反相器（D1-D6）。每个延迟控制反相器可以被视为一个基本的信号处理/除法单元（对应“除法器电路”），而占空比校正电路通过生成的控制信号（S11、S12）调整这些单元的延迟特性，从而调整最终输出信号的占空比。因此，本领域技术人员可以毫无疑义地理解，存在“多个占空比调整电路”（即DRC2的整体功能或其对每个反相器的控制通路）在反馈回路内耦合到相应的“除法器电路”（即各延迟控制反相器）。该特征被隐含公开。 |
| **技术特征C**：并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号， | **图7及对应说明**：延迟控制反相器D1接收输入时钟S1，输出信号DS1（分割的信号）给D2。控制信号S11调整D1的上升时间，从而调整DS1的波形（占空比相关）。DS1作为输入（即占空比已被调整的信号）提供给下一个延迟控制反相器D2。<br>**第[0047]段**：“First, the signal DS1 is output from the first stage delay control inverter D1 behind the input clock signal S1... At this time, the first-stage delay control inverter D1 varies a time required for the rise of the signal DS1 according to the potential of the rise-time control signal S11... Then, a signal DS2 is output from the second-stage delay control inverter D2 behind the signal DS1...” | **《隐含公开》**：对比文件公开了延迟级4a由多个延迟控制反相器串联而成。每个反相器（如D1）的输出信号（如DS1）是经过其内部延迟调整（受控于S11或S12）后的信号，这个调整直接影响了信号的上升或下降时间，从而影响了信号的占空比特性。该调整后的信号（DS1）被直接提供给下一个反相器（D2）作为输入。因此，每个反相器（作为除法器电路）提供的分割信号的波形（占空比）被调整，并且该调整后的信号被提供给电路中的另一个反相器。这完全符合技术特征C的描述。 |
| **技术特征D**：其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路， | **图7及对应说明**：整个反馈回路包括：延迟级4a输出DS6 -> 比较器A2 -> 反馈时钟S2 -> 占空比检测电路2 -> 占空比校正滤波器3 -> 控制信号S9 -> 延迟控制信号生成电路DC1 -> 控制信号S11/S12 -> 返回延迟级4a中的各反相器（包括第一个D1）。<br>**第[0046]段**：“The delay control signal generation circuit DC1 generates a rise-time control signal S11 and a fall-time control signal S12 on the basis of the control signal S9... the rise-time control signal S11 is fed to each of the odd-numbered delay control inverters D1, D3, and D5...” | **《隐含公开》**：对比文件中的反馈回路清晰地表明，从最后一个反相器D6输出的信号，经过一系列处理（A2, 2, 3, DC1），最终生成的控制信号（S11, S12）被反馈到第一个延迟控制反相器D1（以及中间的其他反相器）。这些控制信号（S11, S12）就是用于调整占空比的“信号”。虽然这些控制信号本身不是时钟信号，但它们承载了占空比调整信息，并直接控制第一个“除法器电路”（D1）的延迟行为，从而影响其输出信号的占空比。因此，本领域技术人员可以合理推断，占空比调整电路（DRC2）的最终输出（即控制信号）提供给了第一个除法器电路（D1），构成了完整的反馈。该特征被隐含公开。 |
| **技术特征E**：其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。 | **未找到对应内容**。对比文件中的延迟控制反相器（如D1）是单端输入的反相器（参见图11，IV1的输入），其接收的是单端时钟信号S1或前一级的输出。没有公开具有差分（非反相和反相）输入端的锁存器或类似元件。 | **未被公开**。技术特征E明确限定了除法器电路的元件具有“非反相输入和反相输入”，这通常指差分输入结构，如锁存器或差分放大器。对比文件公开的延迟级基本单元是单端输入的反相器（IV1, IV2等），其仅有一个输入端。虽然反相器本身具有反相功能，但“在非反相输入和反相输入处接收时钟信号”特指同时接收差分时钟对。对比文件未公开这样的结构。 |
| **技术特征F**：所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号 | **未找到对应内容**。对比文件图7及实施例中使用的除法器/延迟单元是“延迟控制反相器”（delay control inverter），如图11所示的IV1、IV2等，其结构是CMOS反相器加上可控电流源。说明书通篇未提及“锁存器”（latch）作为分频单元。 | **未被公开**。技术特征F明确限定了“第一锁存器”。锁存器是一种具有存储功能的时序逻辑单元，与对比文件中公开的、无存储功能的延迟反相器（其输出状态完全且瞬时依赖于输入状态，仅在边沿速度上受控）在结构和功能上存在本质区别。本领域技术人员无法从对比文件中的反相器毫无疑义地得出或合理推断出锁存器的存在。 |
| **技术特征G**：以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。 | **未找到对应内容**。同上，对比文件未公开锁存器结构。 | **未被公开**。理由同技术特征F。 |
| **技术特征H**：所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号 | **未找到对应内容**。由于对比文件未公开锁存器（F、G），因此也不存在从一个锁存器到另一个锁存器之间通过特定占空比调整电路传递信号的结构。 | **未被公开**。该特征依赖于锁存器结构（F、G）的存在，而该基础结构未被对比文件公开。 |
| **技术特征I**：以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。 | **未找到对应内容**。同上，依赖于未公开的锁存器结构。 | **未被公开**。理由同技术特征H。 |
| **技术特征J**：所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。 | **图11及对应说明**：展示了延迟控制反相器（如D1）的内部结构。对于奇数级反相器（如D1），其包含反相器IV1，以及并联的晶体管P1a和P1b。P1b的栅极接收上升时间控制信号S11，该信号控制流入IV1的电流，从而调整其输出DS1的上升时间。<br>**第[0055]段**：“...the first-stage delay control inverter D1 further comprises a transistor P1b connected in parallel to the transistor P1a. The transistor P1b receives the rise-time control signal S11 at its gate.” 结合图7和图8，S11用于控制DS1的上升时间，从而影响信号的占空比。 | **《隐含公开》**：对比文件公开的延迟控制反相器（如D1）包含一个反相器（IV1）和可控的电流路径（通过P1b）。控制信号S11调节流经P1b的电流，从而调节反相器IV1在特定转换方向（如充电，对应上升时间）的驱动能力，这等效于为其提供了“可调整偏置电流”。该调整直接导致反相器输出信号（DS1）的转换速率和定时发生变化，进而决定了输出信号的占空比。因此，本领域技术人员可以理解，反相器（IV1）接收了可调整的电流（通过S11控制），并提供了占空比可调整的信号（DS1）。该特征被隐含公开。 |
| **技术特征K**：所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。 | **图7、图12及对应说明**：占空比检测电路2、占空比校正滤波器3和延迟控制信号生成电路DC1共同构成了一个控制环路。它们接收反馈时钟S2（其占空比信息），经过处理（检测、滤波），生成控制信号S9，再由DC1转换为具体的控制信号S11和S12（即可调整偏置电流的控制信号），提供给各反相器（如D1中的P1b）。<br>**第[0046]段**：“The delay control signal generation circuit DC1 generates a rise-time control signal S11 and a fall-time control signal S12 on the basis of the control signal S9.” | **《隐含公开》**：对比文件公开了由占空比检测电路2、滤波器3和延迟控制信号生成电路DC1组成的控制模块。该模块接收基于输出信号占空比的信息（通过S2），并生成用于控制反相器电流（即可调整偏置电流）的信号（S11/S12）。这正是一个“占空比控制器”的功能：接收（隐含的或外部的）占空比控制目标（例如1:1），通过反馈产生控制信号，以提供可调整的偏置电流给执行调整的反相器。因此，该特征被对比文件隐含公开。 |
| **技术特征L**：所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号 | **未找到对应内容**。对比文件中的延迟控制信号生成电路DC1（图12）由晶体管MP5和MN5构成，是一个模拟电路，根据控制信号S9的电压来产生S11和S12的电压。没有公开任何数字“查找表”（Look-Up Table, LUT）结构。 | **未被公开**。技术特征L明确限定了“查找表”这一具体的数字控制部件。对比文件公开的控制信号生成是纯模拟的电压/电流转换电路，其工作原理与通过查表进行数字映射的查找表完全不同。本领域技术人员无法从对比文件的模拟控制电路推断出数字查找表的存在。 |
| **技术特征M**：以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。 | **图11及对应说明**：在延迟控制反相器D1中，晶体管P1b（和P1a）以及电源VDD构成了为反相器IV1提供电流的路径。控制信号S11控制P1b的导通程度，从而控制提供给IV1的电流大小。<br>**图12**：延迟控制信号生成电路DC1输出控制信号S11和S12，它们直接作为电压信号控制图11中晶体管P1b、N2b等的栅极，从而控制电流。 | **《隐含公开》**：对比文件公开了控制信号（S11/S12）直接控制着延迟控制反相器（如图11中的D1）中的晶体管（如P1b）。该晶体管与电源一起，构成了一个受控的电流源，为反相器IV1提供可调整的工作电流（偏置电流）。因此，由受控晶体管（P1b等）及其所连接的电源组成的电路，其功能就是接收控制信号（S11）并提供可调整偏置电流给反相器。这可以被视为一个“偏置电流生成器”。该特征被隐含公开。 |
| **技术特征N**：所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。 | **未找到对应内容**。对比文件未公开锁存器结构，因此也不存在锁存器接收来自另一占空比调整电路的信号这种互连关系。 | **未被公开**。该特征依赖于锁存器结构（F、G）及特定的互连关系（I），而这些均未被对比文件公开。 |
| **技术特征O**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | **未找到对应内容**。对比文件未公开锁存器结构，因此也不存在锁存器之间的直接信号传递。 | **未被公开**。理由同技术特征N。 |
| **技术特征P**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | **（注：此特征与特征O完全相同，可能为重复列出）** | **未被公开**。理由同技术特征O。 |
| **技术特征Q**：所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。 | **未找到对应内容**。对比文件中的延迟级4a主要用于产生可控延迟以同步时钟和调整占空比，其分频比并非固定为2。图7实施例的目的是使输出时钟与输入时钟同频同相（DLL），而非进行2分频。说明书未提及除以2的固定分频操作。 | **未被公开**。技术特征Q明确限定了分频器执行“除以2”且输出频率为输入频率的一半。对比文件公开的电路主要功能是时钟同步（PLL/DLL）和占空比校正，其输出频率目标是与输入参考频率相同（或具有某种倍数关系，但非特指一半）。分频比“除以2”是目标专利的特定实施例，对比文件没有公开这一具体分频比率。 |
| **技术特征R**：所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。 | **未找到对应内容**。对比文件全文未提及生成同相（I）和正交（Q）信号。其输出是单端的反馈时钟信号S2。 | **未被公开**。技术特征R明确限定了分割的信号具有同相和正交的特性，这通常用于产生正交本地振荡信号（LO）。对比文件的发明目的和公开内容均不涉及生成正交信号。 |
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