对比文件名称：2010-11-23_US7839195B_发明授权_US07839195B1 Automatic control of clock duty cycle
目标专利名称：297在反馈回路中具有占空比调整的分频器CN105324938B
本次调用模型名称：GPT-4
特征比对表格：
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数。<br>**判断结果**：隐含公开 | 说明书第[0031]段：“Frequency divider 16 is configured to generate a frequency-divided output clock signal 22 based on output clock signal 20. Frequency divider reduces the frequency by a pre-set or programmed factor. The frequency-divided output clock signal may be applied to PLL forward circuit path along a feedback path.” | 对比文件公开了频率分频器16（frequency divider 16），其基于输出时钟信号20生成频率分频后的输出时钟信号22，并将该信号通过反馈路径施加到PLL前向电路路径12。分频器位于包含PLL前向路径12和DCC电路14的时钟合成器系统10的反馈回路中（见图1）。它接收来自DCC输出（第一频率）的时钟信号，并提供频率分频后（第二频率，为第一频率的分数）的信号（feedback clock signal 22）。尽管对比文件未明确描述其内部由“多个除法器电路”组成，但本领域技术人员公知，一个分频器可以由多个逻辑单元（如触发器、计数器等）构成以实现分频功能。因此，对比文件隐含公开了在反馈回路中耦合的分频器（除法器电路），用于接收时钟信号并提供频率分频后的信号。 |
| **技术特征B**：以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路，<br>**判断结果**：隐含公开 | 说明书第[0025]-[0026]段：“DCC circuit 14 is configured to adjust the duty cycle of phase-adjusted signal 24 in order to generate output clock signal 20. ... According to this disclosure, DCC circuit 14 adjusts the timing of the falling edge of phase-adjusted signal 24 in order to achieve the desired duty cycle.” 图1示出了DCC电路14位于PLL前向电路路径12和分频器16之间，且三者构成一个包含反馈的回路。 | 对比文件公开了占空比校正（DCC）电路14，其用于调整信号的占空比以生成输出时钟信号20。如图1所示，DCC电路14位于系统10的反馈回路内，其输入端接收来自PLL前向路径12的相位调整信号24，输出端连接到分频器16的输入端。虽然对比文件未明确描述该DCC电路由“多个”占空比调整电路组成，也未明确其“耦合到相应的除法器电路”，但本领域技术人员可以理解，一个DCC功能模块内部可能包含多个子电路。更重要的是，DCC电路14在功能上位于反馈回路内，且其输出（占空比调整后的信号）直接提供给分频器（除法器电路）16作为输入。这种在反馈回路内、连接至分频器的占空比调整电路的设置，与目标专利中占空比调整电路在反馈回路内耦合到除法器电路的作用本质相同，都是为了在信号被分频前或分频环路内调整其占空比。因此，该特征被隐含公开。 |
| **技术特征C**：并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号，<br>**判断结果**：隐含公开 | 说明书第[0033]段：“Phase-adjusted signal 24 is fed into DCC circuit 14. DCC circuit 14 adjusts the duty cycle of phase-adjusted signal 24 such that the duty cycle of output clock signal 20 is substantially equal to a desired duty cycle. ... Frequency divider 16 reduces the frequency of output signal 20 by a programmable factor, N. Frequency-divided clock signal 16 is applied to PLL forward circuit path 12 as feedback signal 22.” | 对比文件中，DCC电路14接收来自PLL前向路径12的相位调整信号24（可视为一种“分割的信号”，尽管其来源不是分频器），调整其占空比后生成输出时钟信号20。该输出时钟信号20随后被提供给分频器16（另一个除法器电路）进行频率分割。虽然信号流向是：PLL -> DCC -> 分频器 -> 反馈至PLL，而目标专利描述的是在多个除法器电路之间互相提供占空比调整的信号，但两者核心构思均涉及占空比调整电路对信号进行占空比调整后，将调整后的信号提供给分频环路中的另一个电路（在对比文件中是分频器，在目标专利中是另一个除法器电路）。根据宽松的隐含公开判断标准，本领域技术人员有可能从对比文件“DCC调整信号占空比后提供给分频器”这一技术手段，推理出占空比调整电路可以调整来自一个电路的信号的占空比并提供给另一个电路。因此，该特征被隐含公开。 |
| **技术特征D**：其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路，<br>**判断结果**：隐含公开 | 图1及说明书第[0033]段（同上）。系统10的反馈回路路径为：PLL前向路径12 -> DCC电路14 -> 分频器16 -> 反馈至PLL前向路径12。DCC电路14是回路中唯一的占空比调整模块，其输出（占空比调整的信号，即输出时钟信号20）提供给了分频器16（即除法器电路）。 | 对比文件的反馈回路中，占空比调整电路（DCC 14）的输出信号（占空比调整后的时钟信号20）被提供给了分频器16（除法器电路）。虽然对比文件没有描述“多个”占空比调整电路和“多个”除法器电路之间的级联关系，但反馈回路的基本配置是：占空比调整电路将其输出提供给除法器电路。这可以看作是“最后一个”（也是唯一一个）占空比调整电路将其信号提供给“第一个”（也是唯一一个明确示出的）除法器电路的一种特例或简化情形。本领域技术人员有可能从这种单一模块间的连接关系，推想到在更复杂的多级结构中，最后一个占空比调整模块的输出会连接到第一个除法器模块以闭合反馈环。因此，该特征被隐含公开。 |
| **技术特征E**：其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。<br>**判断结果**：未公开 | 对比文件未描述分频器16的具体内部电路结构，特别是没有提及包含在非反相和反相输入处接收时钟信号的元件。 | 对比文件仅功能性描述了分频器16，例如可能是一个模N计数器（第[0031]段），但完全没有公开其内部元件的具体连接方式，尤其是没有公开任何元件在“非反相输入和反相输入处接收时钟信号”这一具体的电路设计特征。本领域技术人员无法从对比文件毫无疑义地得出或合理推断出该技术方案。 |
| **技术特征F**：所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号<br>**判断结果**：未公开 | 对比文件未描述分频器16内部使用锁存器（latch）。说明书第[0031]段提到分频器可以是模N计数器。 | 目标专利的分频器具体采用锁存器（如D锁存器）作为核心的除法器电路元件。对比文件公开的分频器是功能性描述的，可能由计数器实现，但并未具体公开其内部包含“锁存器”，更未公开“第一锁存器”接收时钟信号并提供分割信号的具体结构。这是两种不同的电路实现方式。因此，该特征未被公开。 |
| **技术特征G**：以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。<br>**判断结果**：未公开 | 同上。 | 基于与技术特征F相同的理由，对比文件未公开分频器内部包含第二锁存器。因此，该特征未被公开。 |
| **技术特征H**：所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号<br>**判断结果**：未公开 | 对比文件未公开任何锁存器，因此也不存在从锁存器接收信号或向锁存器提供信号的占空比调整电路。 | 该特征以存在第一、第二锁存器为前提。由于对比文件未公开技术特征F和G（锁存器），因此技术特征H中描述的占空比调整电路与锁存器之间的特定连接关系自然也未被公开。 |
| **技术特征I**：以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。<br>**判断结果**：未公开 | 同上。 | 基于与技术特征H相同的理由，该特征未被公开。 |
| **技术特征J**：所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。<br>**判断结果**：直接公开 | 说明书第[0078]段，结合图6：“Voltage-to-current converter 162 is configured to convert control voltage input signal 166 to an amount of current in leg 176 that is proportional to the voltage of control voltage signal 166. The amount of current in leg 176 is mirrored to leg 178 and to the current-starved inverters 164. Current-starved inverters 164 are configured to delay the input signal based on the current signal. ... As control voltage 166 increases, the current traveling through legs 180, 182 also increases. This causes the charge/discharge rate of the current-starved inverters 164 to increase, which in turn causes the amount of delay between input signal and output signal 170 to decrease.” | 对比文件图6公开了电压控制延迟元件160，其中包含电流饥饿型反相器（current-starved inverters）164。这些反相器的充电/放电速率（即其偏置电流的大小）由控制电压166通过电压-电流转换和电流镜结构进行调节。通过调节反相器的偏置电流，可以改变其对输入信号的延迟量。在DCC电路中，通过控制对下降沿脉冲的延迟量来调整输出时钟的占空比（见第[0020]段）。因此，对比文件直接公开了“反相器，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比...的信号”这一技术特征。尽管应用场景（用于延迟脉冲以调整下降沿）与目标专利（直接调整分割信号的占空比）略有不同，但“通过可调偏置电流控制反相器延迟/波形从而影响信号占空比”的技术手段是相同的。 |
| **技术特征K**：所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。<br>**判断结果**：直接公开 | 说明书第[0078]段（部分同上），以及图6示出了控制电压输入166、电压-电流转换器162及后续电流镜结构。说明书第[0064]段描述低通滤波器和运算放大器128构成反馈，生成控制电压。 | 对比文件的图6中，控制电压信号166作为“占空比控制信号”，经由电压-电流转换器162转换为电流（即可调整偏置电流），并通过电流镜提供给电流饥饿型反相器164。整个反馈环路（包含低通滤波器和运算放大器）的功能就是根据输出信号的占空比与期望值的差异来生成该控制电压166，其作用就是“占空比控制器”。因此，对比文件直接公开了接收占空比控制信号（电压形式）并提供可调整偏置电流（电流形式）给反相器的占空比控制器。 |
| **技术特征L**：所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号<br>**判断结果**：未公开 | 对比文件中占空比控制信号的生成是通过模拟反馈环路（低通滤波器+运算放大器）实现的，未提及使用查找表。 | 目标专利中占空比控制器包含查找表，这是一种数字控制方式。对比文件公开的是完全模拟的反馈控制方式，使用运算放大器比较电压来生成控制电压。两者技术手段不同。对比文件未公开，也无法隐含得出使用查找表的技术方案。 |
| **技术特征M**：以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。<br>**判断结果**：未公开 | 对比文件图6中的电压-电流转换器162及电流镜结构可以视为提供了可调整偏置电流。但它接收的是模拟控制电压，而不是来自查找表的“至少一个控制信号”。 | 虽然对比文件公开了生成可调整偏置电流的电路（电压-电流转换器及电流镜），但其输入信号的性质（模拟电压 vs 来自查找表的数字/逻辑控制信号）和技术路径（模拟控制 vs 数字查询控制）与目标专利权利要求限定的“接收所述至少一个控制信号”（该控制信号特指来自查找表的输出）的偏置电流生成器不同。因此，该特征未被直接或隐含公开。 |
| **技术特征N**：所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。<br>**判断结果**：未公开 | 对比文件未公开任何锁存器。 | 该特征依赖于锁存器和占空比调整电路之间的特定互联关系。由于基础元件（锁存器）未被公开，该特定连接关系也未被公开。 |
| **技术特征O**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。<br>**判断结果**：未公开 | 对比文件未公开任何锁存器。 | 同上，该特征依赖于锁存器之间的特定互联关系。由于基础元件（锁存器）未被公开，该特定连接关系也未被公开。 |
| **技术特征P**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。（注：此特征与特征O重复）<br>**判断结果**：未公开 | 同上。 | 同特征O。 |
| **技术特征Q**：所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。<br>**判断结果**：未公开 | 对比文件的分频器16是按可编程整数N分频（第[0031]段），未特别限定为除以2。 | 目标专利明确限定了分频器执行除以2的操作，输出频率为输入频率的一半。对比文件的分频器分频比N是通用的、可编程的，并未具体公开或必然隐含其被配置为除以2。因此，该特征未被公开。 |
| **技术特征R**：所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。<br>**判断结果**：未公开 | 对比文件全文只涉及单端或差分时钟信号，未提及生成或处理同相（I）和正交（Q）信号。 | 目标专利的特定应用在于生成本地振荡器（LO）所需的同相和正交信号。对比文件的DCC和分频器用于通用的时钟信号占空比校正和频率合成，未公开任何与同相、正交信号相关的内容。因此，该特征未被公开。 |
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