对比文件名称：2007-12-21_WO2007146590A_发明申请_WO2007146590A2 DUTY CYCLE CORRECTION CIRCUIT
目标专利名称：297在反馈回路中具有占空比调整的分频器CN105324938B
模型名称：DeepSeek-R1
### 特征比对表格
| 技术特征描述及公开性判断结果 | 对比文件原文引用 | 公开性论述 |
| **技术特征A**：包括：多个除法器电路(610a，610k)，耦合在反馈回路中，并且每个除法器电路被配置为接收在第一频率的时钟信号并且提供在第二频率的至少一个分割的信号，所述第二频率是所述第一频率的分数。 | 对比文件图2及相应描述展示了包含clock deskew circuit 130a和duty cycle detection circuit 140a的反馈回路。[0024]段描述了电路130a接收输入时钟CKin并生成输出时钟CKoutp/CKoutn。[0034]段明确指出“clock deskew circuit 130a and duty cycle detection circuit 140a implement a feedback loop”。 | **隐含公开**。对比文件公开了一个完整的反馈回路（130a和140a），其接收输入时钟信号（CKin）并输出调整后的时钟信号（CKout）。虽然对比文件的核心目的是占空比校正而非分频，但其反馈回路结构接收并处理时钟信号，本质上可以视为一种信号处理“电路”。本领域技术人员知晓，占空比校正电路是时钟信号处理链的一部分，可以接收一个频率的时钟并输出相同或经过处理的频率的时钟。权利要求中“第二频率是第一频率的分数”限定了分频功能，而对比文件的回路旨在校正占空比，输出频率与输入频率相同（即除以1）。虽然除法比率不同，但“耦合在反馈回路中并接收时钟信号提供输出信号”这一电路架构已被公开。考虑到隐含公开判断标准宽松，以避免遗漏，可以认为对比文件隐含了“多个电路耦合在反馈回路中处理时钟信号”的基本架构，尽管其具体功能和分频比与目标专利不同。因此，技术特征A被对比文件**隐含公开**。 |
| **技术特征B**：以及多个占空比调整电路(620a，620k)，每个占空比调整电路在所述反馈回路内耦合到相应的除法器电路， | 对比文件图2中，clock deskew circuit 130a位于反馈回路内。[0024]段描述其接收CKin和来自duty cycle detection circuit 140a的control，并生成CKout。[0034]段说明该电路调整逆变器的转换速率以校正占空比误差。 | **隐含公开**。对比文件明确公开了clock deskew circuit 130a，其功能是“varies the duty cycle of the CKin signal based on the duty cycle control”（见[0024]段），即调整输入时钟信号的占空比。该电路位于明确的反馈回路之内（见[0034]段）。因此，对比文件公开了“一个在反馈回路内耦合的、用于调整时钟信号占空比的电路”。权利要求B限定的是“多个占空比调整电路，每个耦合到相应的除法器电路”。对比文件仅公开了一个占空比调整电路（130a）与一个检测电路（140a）形成闭环，未公开多个占空比调整电路分别耦合到多个除法器电路的结构。然而，根据宽松的隐含公开标准，对比文件至少公开了“占空比调整功能在反馈回路内实现”这一核心概念。本领域技术人员可以从单个调整电路推理出使用多个此类电路的可能性，特别是当需要处理多个信号路径时。因此，技术特征B被对比文件**隐含公开**。 |
| **技术特征C**：并且被配置为调整由所述多个除法器电路中的一个除法器电路提供的所述至少一个分割的信号的占空比并且向所述多个除法器电路中的另一个除法器电路提供至少一个占空比调整的信号， | 对比文件[0028]段描述：“The duty cycle of the clock signal may thus be varied by adjusting P-FETs 212a and 212b and N-FETs 214a and 214b to obtain different slew rates and hence different propagation delays for the rising and falling edges.” 调整后的信号（CKd, CKoutp/CKoutn）被提供给duty cycle detection circuit 140a用于检测（见[0024], [0031]段），并最终通过控制信号（Pctrl, Nctrl）反馈回clock deskew circuit 130a自身（见[0024], [0034]段）。 | **未公开**。技术特征C限定了占空比调整电路在两个**除法器电路**之间传递信号的具体关系：接收一个除法器电路的输出，调整其占空比，然后将调整后的信号提供给另一个除法器电路。这构成了除法器电路间交叉耦合的关键环节。对比文件中，占空比调整电路（130a）接收来自前级（时钟分布网络112或振荡器110）的输入时钟CKin，调整后输出CKout。该输出信号一方面作为最终输出，另一方面被送到占空比检测电路（140a）以生成控制信号，该控制信号再反馈回调整电路130a自身以调整其内部操作（如转换速率）。这里不存在“一个除法器电路”将其分割的信号提供给“占空比调整电路”，然后由该调整电路将调整后的信号提供给“另一个除法器电路”这样的信号流。对比文件的反馈回路是“调整电路->检测电路->控制信号->调整电路”，而目标专利是“除法器A->调整电路A->除法器B->调整电路B->除法器A”的环形结构。两者作用不同：对比文件用于闭环自动校正最终输出信号的占空比；目标专利用于在分频器内部环路中主动塑造信号波形以利于分频和占空比控制。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出技术特征C所限定的特定电路间连接关系。 |
| **技术特征D**：其中所述反馈回路被配置为使所述多个占空比调整电路中的最后一个占空比调整电路将其占空比调整的信号提供给所述多个除法器电路中的第一个除法器电路， | 对比文件[0034]段描述了反馈回路：“clock deskew circuit 130a and duty cycle detection circuit 140a implement a feedback loop that senses distortion or error in the duty cycle of the CKoutp signal and feeds back the duty cycle control to correct the distortion.” 控制信号（基于Vadj生成Pctrl/Nctrl）被反馈给clock deskew circuit 130a（见[0024], [0026]段）。 | **未公开**。技术特征D进一步限定了反馈回路的具体拓扑：多个占空比调整电路和多个除法器电路首尾相连，形成一个环，最后一个调整电路的输出馈送给第一个除法器电路。这对应于目标专利图3、6中所示的环形结构。对比文件虽然公开了反馈回路，但其结构是：占空比调整电路（130a）的输出送至检测电路（140a），检测电路产生的控制信号（非占空比调整后的时钟信号）反馈回调整电路（130a）以控制其内部参数。这里反馈的是“控制信号”（电压/电流），而不是“占空比调整的信号”（时钟信号）。并且，回路中涉及的是功能不同的两种电路（调整电路和检测电路），而非多个同类的“占空比调整电路”和“除法器电路”交替连接形成的环。因此，对比文件既未直接公开也未隐含公开技术特征D所限定的特定环形反馈结构。 |
| **技术特征E**：其中所述多个除法器电路中的至少一个除法器电路的元件在非反相输入和反相输入处接收所述时钟信号，以在耦合节点处提供输出。 | 对比文件图3展示了逆变器210a-210d的细节，每个逆变器由P-FET和N-FET组成，栅极连接在一起作为输入，漏极连接在一起作为输出。[0035]段描述了此结构。未明确描述差分时钟信号输入到具体元件的非反相和反相输入。 | **未公开**。技术特征E限定了除法器电路中特定元件的具体输入配置：在非反相和反相输入处接收时钟信号。结合目标专利说明书[0038]段和图4，这指的是锁存器310x中的gm单元410，其具有+和-输入以接收差分时钟信号。对比文件中用于处理时钟的主要电路是逆变器（如210a-210d），其是单端输入。虽然电路130a最终产生差分输出CKoutp/CKoutn，但其输入CKin是单端的，通过S2D转换器216生成差分信号（见[0024], [0036]段）。没有公开任何电路元件（如gm单元或类似差分输入级）以差分方式（非反相和反相输入）接收时钟信号。因此，该具体结构未被对比文件公开。 |
| **技术特征F**：所述多个除法器电路包括：第一锁存器(310a)，被配置为接收所述时钟信号并且提供第一分割的信号 | 对比文件全文未提及或使用“锁存器（latch）”作为其时钟处理电路的核心元件。其时钟路径主要基于逆变器（inverters）（如图2、3、5中的210a-210d, 510a, 510b）和开关等。 | **未公开**。技术特征F明确将“除法器电路”限定为包括“锁存器”。锁存器是一种具有存储状态功能的时序逻辑单元，与单纯组合逻辑的逆变器在结构和功能上有本质区别。目标专利中使用锁存器（如310a, 310b）构成分频器的核心（见说明书[0018], [0029]段）。对比文件中用于信号处理的主要是逆变器链和由FET构成的开关、电流源等，未使用锁存器。本领域技术人员无法从对比文件中毫无疑义地得出或合理推断出使用锁存器作为除法器电路。因此，技术特征F未被公开。 |
| **技术特征G**：以及第二锁存器(310b)，被配置为接收所述时钟信号并且提供第二分割的信号。 | 同上，对比文件未使用锁存器。 | **未公开**。理由同技术特征F。对比文件未公开任何锁存器，更不用说第二个锁存器。 |
| **技术特征H**：所述多个占空比调整电路包括：第一占空比调整电路(320a)，被配置为从所述第一锁存器接收所述第一分割的信号并且向所述第二锁存器提供第一占空比调整的信号 | 对比文件未公开锁存器，因此不存在从锁存器接收信号或向锁存器提供信号的占空比调整电路。 | **未公开**。技术特征H限定了占空比调整电路与两个特定锁存器之间的具体连接关系。由于对比文件未公开锁存器（F、G），因此这一基于锁存器间信号传递的具体特征自然无法被公开。即使考虑占空比调整功能本身，对比文件的调整电路（130a）接收的是原始输入时钟或前级缓冲信号，而非来自一个锁存器的“分割的信号”，其输出也未提供给另一个锁存器。 |
| **技术特征I**：以及第二占空比调整电路(320b)，被配置为从所述第二锁存器接收所述第二分割的信号并且向所述第一锁存器提供第二占空比调整的信号。 | 同上，对比文件未公开锁存器及基于锁存器的此类连接。 | **未公开**。理由同技术特征H。 |
| **技术特征J**：所述第一占空比调整电路包括：反相器(434)，被配置为接收可调整偏置电流并且提供具有基于所述可调整偏置电流确定的可调整占空比的所述第一占空比调整的信号。 | 对比文件[0028]段描述通过调整P-FETs 212a/212b和N-FETs 214a/214b来控制逆变器210a和210c的上下拉强度（pull-up/pull-down strength），从而改变转换速率（slew rate），进而改变时钟信号的占空比。图3具体显示了P-FET 212a/b和N-FET 214a/b如何连接到逆变器210a/c的电源和地路径，以控制其电流。 | **未公开**。技术特征J限定了占空比调整电路的一个非常具体的实施方式：一个反相器直接接收可调整偏置电流，并通过该电流确定其输出信号的占空比。目标专利图4-5中，反相器434的电源端接收来自占空比控制器436的可调电流Ibias（见[0038], [0039]段）。对比文件中，占空比调整是通过控制与逆变器串联的FET（212a/b, 214a/b）来实现的，这些FET作为可变电阻调节流入/流出逆变器的电流，从而影响转换速率。这是一种通过外部串联元件控制驱动能力的方式，而非直接向反相器本身提供可调偏置电流。两者的电路结构不同。本领域技术人员不能毫无疑义地从对比文件得出技术特征J的具体电路。隐含公开判断虽然宽松，但要求有可能通过推理得出。对比文件公开了通过控制FET调整逆变器性能的概念，但未公开“反相器接收可调整偏置电流”这一特定供电架构。因此，技术特征J未被公开。 |
| **技术特征K**：所述第一占空比调整电路还包括：占空比控制器(436)，被配置为接收占空比控制信号并且提供用于所述反相器的所述可调整偏置电流。 | 对比文件[0026]段描述了控制生成器（control generator 250）接收Vadj电压并生成Pctrl和Nctrl控制信号给clock deskew circuit 130a。 | **隐含公开**。技术特征K限定了占空比控制器的功能：接收控制信号，提供可调偏置电流。对比文件中，control generator 250接收检测电路输出的Vadj电压（代表占空比误差），并生成Pctrl和Nctrl控制电压（见[0026]段）。这些控制电压被提供给P-FET 212a/b和N-FET 214a/b的栅极（见[0024]段），从而控制流经逆变器的电流。虽然控制对象是串联FET而非直接向反相器提供偏置电流，但其核心功能“接收反映占空比信息的信号，并生成用于调整电路操作的控制量”是相同的。在宽松的隐含公开标准下，本领域技术人员可以认为对比文件的control generator 250实现了“占空比控制器”的功能，其输出的控制电压（Pctrl/Nctrl）最终决定了调整电路中的电流，从而影响了占空比。因此，技术特征K被对比文件**隐含公开**。 |
| **技术特征L**：所述占空比控制器包括：查找表(532)，被配置为接收所述占空比控制信号并且提供至少一个控制信号 | 对比文件未提及查找表（look-up table）。控制生成器250可能由简单的电平移位器或放大器实现（见[0027]段）。 | **未公开**。技术特征L限定了占空比控制器的一个具体数字实现方式：查找表。对比文件未提及或暗示使用查找表。其控制生成器250更可能由模拟电路（如电平移位器）实现。该具体特征未被公开。 |
| **技术特征M**：以及偏置电流生成器(534)，被配置为接收所述至少一个控制信号并且提供用于所述反相器的所述可调整偏置电流。 | 对比文件中，Pctrl和Nctrl控制电压直接控制P-FET 212a/b和N-FET 214a/b的栅极（图2，[0028]段），这些FET本身可以看作是根据电压控制电流的元件，但其功能是作为可变电阻串联在逆变器上，而非独立的“偏置电流生成器”向反相器提供偏置电流。 | **未公开**。技术特征M限定了偏置电流生成器，其接收来自查找表的控制信号并产生可调偏置电流。对比文件中没有独立的、功能等同于“偏置电流生成器”的模块。控制电压直接作用于调整电路中的FET。即使将P-FET 212a/b和N-FET 214a/b视为电流控制元件，其控制方式（电压控制）和电路连接位置（串联在电源/地路径）也与目标专利中“偏置电流生成器”向反相器提供偏置电流的架构不同。因此，该具体特征未被公开。 |
| **技术特征N**：所述第一锁存器被配置为进一步接收所述第二占空比调整的信号并且提供所述第一分割的信号。 | 对比文件未公开锁存器。 | **未公开**。理由同技术特征F、H。该特征依赖于锁存器结构的存在，而对比文件没有。 |
| **技术特征O**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | 对比文件未公开锁存器。 | **未公开**。理由同技术特征F、H、N。 |
| **技术特征P**：所述第一锁存器被配置为进一步从所述第二锁存器接收所述第二分割的信号并且提供所述第一分割的信号。 | 对比文件未公开锁存器。 | **未公开**。理由同技术特征F、H、N、O。注：此特征描述与技术特征O完全重复。 |
| **技术特征Q**：所述第一锁存器和所述第二锁存器以及所述第一占空比调整电路和所述第二占空比调整电路被配置为执行除以2，并且所述第二频率是所述第一频率的一半。 | 对比文件未公开锁存器及由两个锁存器和两个调整电路构成的除以2结构。其反馈回路用于占空比校正，未描述分频功能。输出频率与输入频率相同。 | **未公开**。技术特征Q限定了具体的分频操作（除以2）和频率关系。对比文件的电路旨在校正时钟信号的占空比，使其接近50%，但并未改变时钟的频率。说明书[0005]段甚至提到传统上为了获得好占空比而不得不先以双倍频率运行振荡器再除以2的方法存在缺点，从而引出本发明。这表明本发明的电路是在不进行分频的前提下校正占空比。因此，“执行除以2”这一特定功能及其导致“第二频率是第一频率的一半”的结果，均未被对比文件公开。 |
| **技术特征R**：所述第一分割的信号包括同相分割的信号，并且所述第二分割的信号包括正交分割的信号。 | 对比文件生成差分输出时钟信号CKoutp和CKoutn（见[0024]段），它们是互补信号。未提及同相（I）和正交（Q）信号，也未提及信号间存在90度相位差。 | **未公开**。技术特征R限定了分割信号的具体类型：同相（I）和正交（Q）信号。这在分频器和本地振荡器生成中是特定的信号，具有90度的相位关系。对比文件输出的是简单的差分对（CKoutp/CKoutn），即互为反相的信号（180度相位差），并非正交信号。该特征未被公开。 |
### 结论
根据上述分析，对比文件WO2007146590A2隐含公开了技术特征A、B、K，未公开技术特征C、D、E、F、G、H、I、J、L、M、N、O、P、Q、R。
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